第四章Verilog行为描述.pptVIP

第四章: verilog HDL 行为描述 4.1 verilog 行为描述概要 4.1.1 过程块 Verilog HDL 行为描述的模块 过程块的形式： 4.1.2过程语句initial 和 always： 过程语句的特点： 例子： 4.2 块语句 4.2.1 串行块 begin-end 例4-2 一个包含延时的串行块描述的例子 4.2.2 并行块fork_join 例4－4 一个包括延时地并行块描述的例子 例4-5. 用串行块行为描述产生一段周期为100时间单位。占空比为1:1的信号波形。 例4-6 用并行块描述一段周期为100时间单位、占 空比为1:1的信号 例4-7 用于验证并行块描述中语句的排序不影响语句的执行过程的例子。 4．2．3 有名块 Named-block 有名块的作用之一： 有名块的作用之二： 4.3赋值语句 4.3.1 什么是过程赋值语句 （continuous assignment statement） 例4－8 对各种形式的寄存器变量进行过程赋值的例子 4.3.2 过程赋值语句的两种延时模式 一、外部模式： 1.延时控制 2.事件控制 (1) @（信号名） （2）@ (posedge信号名） （3）@(negedge信号名） （4）@ （事件1 or 事件2 or 事件3…) 例子： 二、内部模式： 内部模式说明： 两者之间的关系: 例4-9 一个包含延时的并行块 的两种描述形式 4.3.3 阻塞型过程赋值于非阻塞型过程赋值 例4－10 一个用于说明阻塞型赋值语句与非阻塞型赋值语句差别的例子。 方法二: non-blocking assignment in a serial block 例4－11 用非阻塞型赋值语句产生一段周期为100时间单位，占空为1：1的信号： 例4－12 用串行块及阻塞型赋值语句描述的一个例子。 例4－12 描述的综合结果 例4－13 用并行块及阻塞型赋值语句描述的一个例子。 例4－14 用串行块及非阻塞型赋值语句描述的一个例子。 4.3.1 什么是过程赋值语句 （continuous assignment statement） 过程赋值与连续赋值之间的差别： 过程赋值与连续赋值之间的差别： 例 4-15 用两种方式实现一个与门的描述. 方式一:用连续赋值语句实现 方式二:用过程赋值语句实现 4.3.5 过程连续赋值语句 例 4-16 用过程边续赋值语句实现具有异步清零功能(低电平有效)的上升没D触发器 二、force 与 release 4.4 高级程序语句 4.4.1 if-else条件语句 一、if (条件表达式)块语 二、if (条件表达式) 块语句1 else 块语句2 条件语句是允许嵌套使用的,如: 表达式中的事件是指上面（1）、（2）、（3）三类事件中的任何一种事件，or表示逻辑或的意思，即只要所列举的任何一种情况出现，都将激活这里的事件控制。 注意，Verilog HDL只提供“或”方式来处理多重触发情况，没有再定义诸如“与”等其他方式。 @(posedge reset or posedge clear) reg_out=0； 上例表示，只有 reset 或 clear 中的任一个出现下跳变，reg_out被复位。 寄存器变量 = 定时控制 表达式； 在内部模式中，有关“定时控制”的表现形式与上面对外部模式中的说明完全一致。两者之间的差别在于，在外部模式中，定时控制位于过程赋值语句之前，直接体现为对过程赋值语句执行事件的延期（postpone）上，只有当延时时间被满足，或其他类型的激发条件被满足后，过程赋值语句才能被计算和赋值。 在内部模式中，定时控制位于赋值语句内部，与外部模式相同的是，两者都是在延时时间到期后再执行过程赋值操作，不同的是右端表达式的求值过程是在不同的时间段进行的。在外部模式中，直到延时到后，再对表达式求值，并执行赋值过程。而在内部模式中，先完成对表达式的求值，待延时到后，条件满足时，再把前面求得的结果赋给左边的寄存器变量。下表说明了两者之间的关系： begin tmp=rg_b; @(posedge clk) reg_a=tmp; end Reg_a=@(posedge clk) reg_b begin tmp=rg_b; #10 reg_a=tmp; end Reg_a=#10reg_b; 外部模式 内部模式 方式一：对应于外部模式 fork #10 reg_a=reg_b; #10