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TE电路保护部推出面向各种高数据速率应用的、业界最低电容的硅静电放电保护器件.pdf
周子 昂，等 CMOS工艺多功能数字芯片的输 出缓冲电路设计
表1 管脚对应表 bufie[J]．MicroelectronicsandComputer，2003，20(1)：62-66．
Tab．1 Pinmap [2】LinholmLW．AnoptimizedoutputstageforMOSintegrated
circuits[J]．1EEESolid—StateCircuitsSociety，1975，10(2)：
106—109．
意图，表 1为管脚对应图。在多功能数字芯片的设计中，我们 3【】JaegerRC．OmmentsonanoptimizedoutputstageofrMOS
在输出端 4和 7端采用 了本设计思想的等比输出缓冲器链 integratedcircuits[J】．1EEEJSolid-StateCircuits，1975，10
电路 ．另外 ，由于在输出端设计 了最终尺寸很大的CMOS管 (3)：185．
构成的输 出缓冲器链 电路来提高芯片的驱动能力 ，这些 MOS [4]LiNC，HavilandGL，TuszynskiAA．CMOStaperedbufer
管的漏 区和衬底形成 的pn结就相当于一个大面积 的二极 J【】．IEEESolid-StateCircuits，1990，25(4)：1005-1008．
管，同样可以起到很好的ESD保护作用 。因此 ，在输 出端可不 5【】PruntyC，GalL．Optimumtaperedbufer[J]．IEEESolid-State
用增加 ESD保护器件 ，从而减小芯片的版 图面积 。 Circuits，1992，27(1)：118—119．
[6]HedenstiemaN，JeppsonKO．CommentsOiltheoptimum
4 结 论
CMOStaperedbuferproblem [J]．IEEESolid—StateCircuits，
文 中系统介绍等 比输 出缓冲器电路的设计 ；深入分析 了 1994，29(2)：155—159．
采用不 同优化 因子 的输 出缓冲器 电路电路 的设计优缺点。在 [77]LeeCM，SoukupH．Analgorithm ofrCMOStimingand
此基础上 ，基于 CSMC2P2M 0．6 m标准 的 COMS工艺 ，进 areaoptimization [J]．IEEESolid-StateCircuits，1984，SC-19
行输 出缓冲器链 电路 的版图设计和验证 ．并在一款多功能数 (5)：781—787．
字芯片上应用 。该芯片参与了MPW计划进行流片。测试结果 8【】HarryV．Deep-submicronCMOSICs，frombasicstoASICs．
显示该输出缓冲器链 电路 的设计思想能直接应用到各种集 SecondEdition[M]．Boston：KluwerAcademicPublishers，2000．
成 电路芯片中。 [9]GlasserLA，DobberpuhlDW．Thedesing andanalysisof
参考文献 ： VLSIcircuits[M]．Reading
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