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数字系统设计与实验 学院：信息与电子学院 专业：通信工程 班级 姓名：闫郡 学号：1120101263 时间：周二下午 座位号：23 实验一 秒表计数器的设计 一、实验目的： 通过设计实现四种频率可选的二位显示秒表，以熟悉VHDL 语言编程。 二、实验流程： 系统整体由分频器、多路选择器和计数器三个原件组成。 输入信号有4 个，分别为复位信号（低有效）、时钟（提供整个系统的时钟信号）、选 择器输入Sel1、Sel0 （选择不同的频率输入）。 输出引脚有8 根，分别为个位count5(3 downto 0)和10 位count10(3 downto 0) 的计数（注 意：仿真结果使用16 进制显示该两个输出信号的值）。 分频器模块设计： 选用计数器模块实现，如下所示: if( rst = ’0’ ) then count =”0000” elsif( clk’event and clk = ‘1’) then count = count+1; end if; clk1 = count(0); clk2 = count(1); clk4 = count(2); clk8 = count(3); 多路选择器模块设计： 使用选择语句来实现： case sel is when “00” = clk = clk1; when “01” = clk = clk2; when “10” = clk = clk4; when “11” = clk = clk8; when others = null; end case; 计数器模块的实现： 在本设计中总共要设计两个计数器分别用于实现个位（9-0 ）,十位（5-0 ）的计数。 代码： library IEEE; ；库（library ） use IEEE.std_logic_1164.all; ；包集合（package ） use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity miaobiao is ；实体（entity ） port(clk:std_logic; rst:std_logic; sel1:std_logic; sel0:std_logic; count5:out std_logic_vector(3 downto 0); count10:out std_logic_vector(3 downto 0)); end miaobiao; architecture beha of miaobiao is ；构造体（architecture ） signal count:std_logic_vector(3 downto 0); signal count0:std_logic_vector(3 downto 0); signal count1:std_logic_vector(3 downto 0); signal sel:std_logic_vector(1 downto 0); signal clk1:std_logic; begin ；功能描述语句 sel(0)=sel0;sel(1)=sel1; count5=count0; count10=count1; process(rst,clk) begin if(rst=0) then ；分频 count=0000; elsif(clkevent and clk=1) then count=count+1; end if; end proc