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2015-09-07 发布于湖北
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基于多值逻辑的8位条件和加法器.pdf

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基于多值逻辑的8位条件和加法器.pdf

第32卷第6期北京理工大学学报 V01．32NO．6 2012年6月 Transactionsof Instituteof Jun．2012 Beijing Technology 基于多值逻辑的8位条件和加法器吴海霞，屈晓楠，赵显利，仲顺安，夏乾斌 (北京理工大学信息与电子学院，北京 100081) 擒要：针对改善算术VLS!系统的性能，提出了一种基于四值逻辑的加法器设计．采用源极耦合动态多值电流模电路，利用条件和算法。设计实现了基于四值逻辑的8-bit加法器．利用HSPICE软件，在0．18CMOS工艺下， vtm 电源电压为1．8V，时钟频率为100MHz的条件下，进行了仿真．仿真结果表明，所设计的加法器平均功耗为 z．8 mW。高位和的平均延迟为0．689ns，高位进位的平均延时是0．452ns，所用晶体管数是636．关键词：多值逻辑；多值电流模；条件和加法运算 453 中围分类号：TN 文献标志码：A 文章编号：1001-0645(2012)06—0607-05 A8bitConditionalSumAdderBasedon Multiple-ValuedLogic WU ZHAO ZHONG XIA Hai—xia．QUXiao-nan， Xian-li， Shun-an， Qian—bin (SchooloiInformationand Instituteof 100081．China) Electronics．BeijingTechnology，Beijing the ofarithmeticVLSI kindof Abstract：To system，a improveperformance multiple-valued basedon is the current—mode(MVCM)circuitrydynamicsource-coupledlogicpresented．With adderis based ofthe onconditionalsum circuitry。adesign 4-quatritquaternary designed addition，which8-bitaddition calculationofVLSIis implements operation．Thespeed improved is theuseofconditionalsum adderevaluatedHSPICEsimulationina by logic．Thedesigned by CMOS withthe of1．8V．Theresultsshowthatits 0．18／zm technologysupplyvoltage