数电第3章(组合逻辑电路).pptVIP

3.2 组合逻辑电路的分析方法和设计方法 分析过程一般包含4个步骤： （2）化简与变换： 真值表 3.3 若干常用的组合逻辑电路 一般而言，N个不同的信号，至少需要n位二进制数编码。 N和n之间满足关系: 2n≥N 由真值表写出各输出的逻辑表达式为（利用了约束项化简）：Y2=I4+I5+I6+I7 Y1=I2+I3+I6+I7 Y0=I1+I3+I5+I7 用与非门和非门实现逻辑电路： （2）由真值表写出各输出的逻辑表达式为（下式为利用约束项化简后的结果）： 优先编码器——允许同时输入两个以上编码信号,并按优先级输出。 集成优先编码器举例 1).74LS148（8线-3线优先编码器) 二、二进制译码器 ３位二进制译码器（３线－８线译码器） 五、数字显示译码器 常用的数字显示器有多种类型: 按显示方式分，有字型重叠式、点阵式、分段式等。 按发光物质分，有半导体显示器(又称发光二极管(LED)显示器)、荧光显示器、液晶显示器、气体放电管显示器等。 1．七段数字显示器原理 按内部连接方式不同，七段数字显示器分为共阴极和共阳极两种。 2．七段显示译码器7448 七段显示译码器7448是一种 与共阴极数字显示器配合 使用的集成译码器。 将BI/RBO和RBI配合使用，可以实现多位数显示时的“无效0消隐”功能。 3.3.3 数据选择器 一、 数据选择器的基本概念及工作原理 数据选择器——根据地址选择码从多路输入数据中选择一路，送到输出。 二、数据选择器的应用 3.3.4 加法器 一、加法器的基本概念及工作原理 加法器——实现两个二进制数的加法运算 1．半加器——只能进行本位加数、被加数的加法运算而不考虑低位进位。 如果采用与非门组成半加器，则将上式用代数法变换成与非形式： 由此画出用与非门组成的半加器。 2．全加器——能同时进行本位数和相邻低位的进位信号的加法运算。 由真值表直接写出逻辑表达式，再经代数法化简和转换得： 根据逻辑表达式画出全加器的逻辑电路图： 3.4 组合逻辑电路中的竞争-冒险现象 三、 消除竞争-冒险现象的方法* 1、接入滤波电容（176页，图3.4.5） 2、引入选通脉冲（176页，图3.4.5） 3、修改逻辑设计（采用增加冗余的办法，图3.4.6） 以下是4位数码比较器CC14585 I(AB)、I(A=B)和I(AB)是扩展端，供片间连接时用。 用于实现组合逻辑电路设计最多的中规模集成电路 有数据选择器，译码器，全加器等。 产生单输出函数选用数据选择器， 产生多输出函数则选用译码器。 用MSI设计组合逻辑电路 一、竞争－冒险现象及其成因 门电路两个输入信号同时向相反的逻辑电平跳变的现象称为竞争。我们把由于竞争而在电路输出端可能产生尖峰脉冲的现象叫做竞争－冒险。 分析当输入信号逻辑电平发生变化的瞬间，电路的工作情况:(B首先上升) A B Y VIL(max) VIL(max) 0 1 ?1 A B Y (A首先下降) 二、检查竞争-冒险现象的方法* 单个变量改变时：只要输出的逻辑函数在一定条件下能简化成 ，则可判定存在竞争-冒险。(例3.4.1) 两个及两个以上变量同时改变时，复杂. 同一输入变量经不同途径到达输出门的情况（m、n 均为正整数） 有相接的卡诺图 加搭接块的卡诺图 卡诺图法 增加冗余的办法 3.3.2 译码器 　　译码： 编码的逆过程，将编码时赋予代码的特定含义“翻译”出来。 　 译码器： 实现译码功能的电路。 　　常用的译码器有二进制译码器、二-十进制 译码器和显示译码器等。 二进制代码 原来信息 编码对象 编码 译码 一．译码器的基本概念及工作原理 译码器将每个输入代码译成对应的一根输出线上的高、低电平信号。 采用二极管与门阵列构成的３位二进制译码器 用二极管与门阵列构成的译码器比较简单，但是其电路的输入电阻较低而输出电阻较高，且输出的高、低电平信号发生偏移。 通常只在一些大规模集成电路内部采用这种结构，而在一些中规模集成电路译码器中多采用三极管集成门电路结构。 用与非门组成的３线－８线译码器74LS138 S1,S2,S3为片选段，S1=1,S2=S3=0时，Gs输出高电平，译码器处于工作状态。 3线－8线译码器74LS138的功能表 S 1 S 2 +S 3 A 2 A 1 A 0 Y 0 Y 1 Y 2 Y 3 Y 4 Y 5 Y 6 Y 7 0 x x x x 1 1 1 1 1 1 1 1 x 1 x x x 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 1 1 0 1 1