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电子信息工程专业在系统编程技术课程设计任务书 学生姓名 学号：1105754121班级：电子信息工程7班 题目：数字钟 主要内容及目标： 实验内容: 要求显示秒、分、时，显示格式如下： 图1 显示格式 可清零、可调时。 实验目标： 1、熟练地运用数字系统的设计方法进行数字系统设计； 2、能进行较复杂的数字系统设计； 3、按要求设计一个数字钟。 … 设计模块图组成（主模块及所有子模块）： 主模块： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY alert IS PORT(clk:IN STD_LOGIC; dain:IN STD_LOGIC_VECTOR(6 DOWNTO 0); speak:OUT STD_LOGIC; lamp:OUT STD_LOGIC_VECTOR(2 DOWNTO 0)); END alert; ARCHITECTURE fun OF alert IS SIGNAL count:STD_LOGIC_VECTOR(1 DOWNTO 0); SIGNAL count1:STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN speaker:PROCESS(clk) BEGIN IF(clkevent and clk=1)THEN IF(dain=0000000)THEN speak=count1(1); IF(count1=10)THEN count1=00;--count1为三进制加法计数器 ELSE count1=count1+1; END IF ; END IF ; END IF ; END PROCESS speaker; lamper:PROCESS(clk) BEGIN IF(rising_edge(clk))THEN IF(count=10)THEN IF(count=00)THEN lamp=001;--循环点亮三只灯 ELSIF(count=01)THEN lamp=010; ELSIF(count=10)THEN lamp=100; END IF; count=count+1; ELSE count=00; END IF; END IF; END PROCESS lamper; END fun; 子模块： 1、秒 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY second IS PORT( clk,reset,setmin:STD_LOGIC; enmin:OUT STD_LOGIC; daout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END ENTITY second; ARCHITECTURE fun OF second IS SIGNAL count:STD_LOGIC_VECTOR(6 DOWNTO 0); SIGNAL enmin_1,enmin_2:STD_LOGIC; --enmin_1为59秒时的进位信号 BEGIN --enmin_2由clk调制后的手动调分脉冲信号串 daout=count; enmin_2=(setmin and clk); --setmin为手动调分控制信号，高电平有效 enmin=(enmin_1 or enmin_2); --enmin为向分进位信号 PROCESS(c