第三讲VHDL的基本语法.pptVIP

第三讲 VHDL硬件描述语言 教学课时：2学时 教学内容： 1、VHDL基本结构（1学时） 2、 VHDL的基本语法（1学时） （1）数据对象 （2）数据类型 （3）运算操作符 （4）并行赋值语句 概述 数字系统设计分为硬件设计和软件设计, 但是随着计算机技术、超大规模集成电路（CPLD、FPGA）的发展和硬件描述语言（HDL, Hardware Description Language）的出现，软、硬件设计之间的界限被打破，数字系统的硬件设计可以完全用软件来实现，只要掌握了HDL语言就可以设计出各种各样的数字逻辑电路。 1、VHDL语言的基本结构 VHDL设计实体的基本结构由库、程序包、实体、结构体和配置等部分构成。其中，实体和结构体是设计实体的基本组成部分，它们可以构成最基本的VHDL程序。 根据VHDL语法规则，在VHDL程序中使用的数据对象、数据类型都需要预先定义。为了方便使用VHDL编程，IEEE将预定义的数据类型、元件调用声明以及一些常用子程序收集在一起，形成程序包，供VHDL设计实体共享和调用。若干个程序包则形成库。常用的VHDL库有IEEE标准库、STD库和WORK库。 IEEE标准库包括STD_LOGIC_1164程序包，它是最重要和最常用的程序包，大部分数字系统设计都是以此程序包设定的标准为基础的。 结构体用来描述设计实体的逻辑结构和逻辑功能，它由VHDL语句构成，是外界看不到的部分。 一个实体可以拥有一个或多个结构体。 例题演示 例1：用VHDL文本输入法描述2输入与门，并仿真验证其功能。具体演示见操作。 2、VHDL的基本语法 VHDL是一种计算机编程语言，其语言要素包括数据对象、数据类型和运算操作符。 2.1 数据对象 数据对象包括变量、信号和常数。 （1）变量 变量是局部量，只能用于进程、函数和子程序中，任何变量都要声明后才能使用。其语法格式为： variable 变量名：数据类型：=初始值； 例： variable A:bit; variable B:boolean:=false; variable D,E:integer:=2; (2)信号 VHDL中的信号类似于硬件电路中的连接线。信号只能在结构体中声明（不能在进程和子程序中声明），信号语句包括信号声明语句和信号赋值语句。 信号声明语句的其格式为： signal 信号名：数据类型：=初始值； 例： signal X,Y:integer:=3; 信号赋值语句的格式为： 信号名=表达式； 例： X=5; 例：信号声明与赋值语句举例。 architecture one of hadder is signal y:bit; begin y=A xor B; S=y; y=A and B; C0=y; end one; (3)常数 VHDL设计实体中的常数可以使程序容易阅读和修改。定义常数后，程序中所有用到该常数值的地方都用定义的常数名表示，需要修改该常数时，只要在该常数名定义处修改即可。常数定义的语法格式为: constant 常数名：数据类型：=表达式； 例： constant Delay:time:=25ns; 2.2 数据类型 VHDL有多种标准的数据类型，并且允许用户自定义数据类型。 一、标准数据类型 VHDL标准程序包STANDARD中定义，在应用中自动包含进VHDL的源文件，不需要USE语句显示调用。标准数据类型说明如下。 2.3 VHDL的运算操作符 在VHDL语言可以进行 逻辑运算（LOGICAL） 算术运算（ARITHMETIC） 关系运算（RELATIONAL） 使用操作符时，应注意操作符和操作数类型匹配。 一、逻辑运算符 二、算术运算 三、关系运算 2.4 并行赋值语句 VHDL语言提供三种形式的并行信号赋值语句：（1）简单信号赋值语句；（2）条件信号赋值语句；（3）选择信号赋值语句。这三种信号赋值语句的共同特点是：赋值目标都必须是信号。所有并行赋值语句在结构体内的执行是并发的，与它们书写的顺序没有关系。 2.4.1 简单信号赋值语句 格式： 赋值目标=表达式； 式中，赋值目标的数据对象必须是信号，它的数据类型必须与表达式的数据类型一致。 如： F=A+B; Q=“0000”; 例：基本RS触发器的VHDL描述 2.4.2 条件信号赋值语句 格式： 赋值目标=表达式1 when 赋值条件1 else 表达式2 when 赋值条件2 else ...... 表达式n; 例：使用条件信号赋值语句描述4选1数据选择器 2.4.3 选择信号赋值语句 格式： with 表达式 select 信号=表达式1