面向模型检验跨时钟域设计电路特性生成方法.pdfVIP

第2期 电 子 学 报 V01．37No．2 2009年2月 AI：TAELE(1’RONtCASINICA Feb．2009 面向模型检验的跨时钟域设计电路 特性生成方法 冯毅，许经纬，易江芳，佟冬，程旭 (北京大学微处理器研究与开发中心，北京100871) 摘要：对跨时钟域设计进行功能验证是SoC验证中的难点问题．传统的面向跨时钟域设计的模型检验方法并 没有充分考虑电路特性描述的完整性问题，然而制订完整的电路特性是模型检验有效性的基础，不全面的电路特性描 述将可能隐藏设计错误．为生成完整的描述跨时钟域设计的电路特性，本文首先提出基于有限状态自动机的电路特性 生成方法；然后为缓解状态空间爆炸问题，提出基于亚稳态的数值化简策略．通过对两个典型的跨时钟域设计进行实 验的结果表明，采用本文方法不仅能够达到100％的电路特性覆盖率，而且可以发现被传统方法隐藏的功能错误．同