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Verliog实验指导书(二项合并版)
计算机应用技术1 班资料
Verlilog 实验指导书
实验要求：设计一个组合逻辑电路，将输入的8421BCD 码转换为余3BCD 码。试用Verilog
HDL 编写设计源程序。
实验目的：上机熟悉下环境，下载到板子上调试。
实验答案：
解：代码转化器的端口结构如图 1 所示，A 、A 、A 和A 是8421BCD 输入端，B 、
3 2 1 0 3
B2 、B1 和B0 是转换后的余3BCD 码输出。8421 码到余3 码的真值表见表 1，其中1010-1111
不会在输入端出现，作为约束项处理，并用“x ”表示。
图1 代码转换器端口结构图
表1 真值表
A3 A2 A1 A0 B3 B2 B1 B0 A3 A2 A1 A0 B3 B2 B1 B0
0 0 0 0 0 0 1 1 1 0 0 0 1 0 1 1
0 0 0 1 0 1 0 0 1 0 0 1 1 1 0 0
0 0 1 0 0 1 0 1 1 0 1 0 x x x x
0 0 1 1 0 1 1 0 1 0 1 1 x x x x
0 1 0 0 0 1 1 1 1 1 0 0 x x x x
0 1 0 1 1 0 0 0 1 1 0 1 x x x x
0 1 1 0 1 0 0 1 1 1 1 0 x x x x
0 1 1 1 1 0 1 0 1 1 1 1 x x x x
实验代码：
module BCD8421_1(A,B); //关键字：module_endmodule 是模块的开始和结束
input [3:0]A; //定义一个4 位位宽的输入信号，等同A 、A 、A 和A
3 2 1 0
output [3:0]B; //定义一个4 位位宽的输出信号，等同B 、B 、B 和B
3 2 1 0
reg[3:0]B; //输出端口B 定义为寄存器变量，而Verliog 默认为wire 型
always @ (A) //引导过程语句，当其中任何一个信号发生变化时，都将启动过程语
begin //句的执行。用always @引导顺序语句时中规定必须是reg 型变量。
if(A=9) //begin_end 本身没有什么功能，仅限于在always @引导的过程
B=A+3; //语句结构中使用，通常用它来组合顺序语句。故称为顺序块。
else B=0; //if_else 语句不陌生，根据真值表，如果A∈[0-9],则B=A+3。
end
endmodule //注：每条语句后面以“;”结束，尤其是module 的形参表后面。
请特别注意，Verliog 规定，所有的关键词必须小写。此外，标识符是分大小写的。
河北工业大
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