用于VDSL的异步ΣΔ调制D类线路驱动器设计.pdf

第15卷第6期 电路与系统学报 V01．15No．6 2010年12月 JOURNALOFCIRCUITSANDSYSTEMS December，2010 文章编号：1007．0249(2010)06．0075．07 用于VDSL的异步乏．△调制D类线路驱动器设计· 程瑜华， 谭年熊 (浙江大学超大规模集成电路设计研究所．浙江杭州3l∞27) modulation， 擒■-本文以30MHz带宽VDSL线路驱动器为设计目标，对l阶异步z．△调制(asynchronoussigma-delta 3．3V ASDM)的D类线路驱动器进行了系统级设计，并在TSMC0．25ttm CMOS工艺下完成了电路设计。对版图参数 信号幅值0．7V时的无杂散动态范围(SFDR)可达到63dBc． 关键调-异步z-△调制；D类放大器；VDSL线路驱动器 中圈分类号·TN402 文献标识码·A 1 引言 异步}△调制器(asynchronoussigma-delta subscriber subscriber (asymmetricdigital digital mobiletelecommunications line，VDSL)线路驱动器[I-5]，通用移动通讯系统(universal to 发射机【61，音频功率放大器【7，引，模数转换器(analogdigital 类放大器，相比于AB类、 G类和H类放大器，具有更 高的效率，并且相比于脉冲 width 宽度调制(pulse modulation，PWM)、Z．△调 图l ASDM用于VDSL线路驱动器结构时的结构框图 modulation， 制(sigma．delta SDM)的D类放大器，不需要额外电路提供时钟信号，可以进一步减小复杂度和功耗。 成。其中kl，．．…．k。为积分器的单位增益角频率，即角频率为岛时，积分器f的增益值为l，f∈【l，1,／】。 系统阶数由一定义。系统在无输入时存在自激振荡，即极限环振荡，此振荡频率称为极限环频率。系 统通过自激振荡产生一个内部时钟信号，将输入信号转化成占空比和振荡频率随输入信号变化的方波 输出信号，将输出信号低通滤波后即可还原输入信号。 为控制极限环频率，文献【l】在反馈路径上放置滤波器，并设计完成了带宽为8．6MHz，极限环频 率为19MHz的VDSL线路驱动器。反馈路径上的滤波器可以降低积分器的输入信号幅值、减小反馈 信号的踢回噪声(kick．back 带宽VDSL标准【13】的要求，可以将此滤波器去掉Il】。此时输出缓冲器的传输延时将成为极限环频率的 限制因素。从原理上讲，输出缓冲器可以不放在环路内，从而减小环路延时，提高极限环频率，但是 正如开环PWM调制D类放大器中存在的问题一样，如果不放在环路内，这部分电路的噪声和非线性 将直接反映在输出信号中，使系统有较差的线性度和电源抑制比【14,15J。 制部分，但忽略了输出缓冲器的影响。为满足测试仪器要求而设计的输出缓冲器，采用A类放大器结 ‘收誓日期·2010·05·24■订日期t 2010-08-06 76 电路与系统学报 ．第15卷 构，若作为VDSL线路驱动器应用，则效率太低。同时输出缓冲器放在环路外，这部分电路的噪声、 非线性和传输延时的影响没有考虑。由于极限环频率大小与迟滞比较器的阈值电压大小成反比，因此 可采用无迟滞的比较器进