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OPB 总线仲裁器的RTL 设计与FPGA 实现 韩建强 ， 李海华 (上海交通大学微纳科学技术学院 上海市闵行区 200240) 摘要：本文详细介绍了OPB 总线仲裁器的信号和仲裁机理。在QuartusII8.0 平台上，分别 用固定优先级算法和LRU 算法，用硬件描述语言（verilog HDL ）对OPB 总线仲裁器进行 了RTL 硬件建模。并用FPGA 进行实现，并比较了仿真结果和综合结果，两种算法都通过 了RTL 和网表之间的形式验证。 关键词：OPB 总线, PLB 总线, CoreConnect , 仲裁器 中文图书号：TP301.6 文献标识码：B The RTL design and FPGA implementation of OPB arbiter device Han Jianqiang , Li Haihua (Research Institute of Nano/Micro Science and Technology , Shanghai JiaoTong University , Shanghai Minhang, 200240,china) Abstract: This paper introduces the signals and mechanism of OPB arbiter in detail. On the QuartusII8.0 platform ,the arbiter is implemented in verilog HDL rtl level based on fixed priority algorithm and LRU algorithm. After synthesis with FPGA, we compare the two algorithm’s simulation and synthesis result. The formal verification report is also given. Key word: OPB bus, PLB bus , CoreConnect, arbiter 0 引言 随着SOC 设计技术的发展，为了使IP 核集成更快速、更方便，缩短进入市场的时间， 迫切需要一种标准的互联方案。CoreConnect 正是在这一背景下为SOC 设计的总线架构。按 照数据访问速度它可分为三层总线，分别是处理器内部总线PLB(Processor Local Bus) 、片上 外围总线OPB （On-ChipPeripheral Bus ）和设备控制总线DCR （Device Control Register ）。 OPB 总线是为UART 、GPIO 等慢数据率设备提供接口的总线。由于集成到总线中的功能模 块越来越多,对于共享总线系统,片上仲裁是使得各个模块有效运作的必要手段。目前关于 OPB 总线仲裁器这方面的研究报道较少，为了探寻在不同的系统负载和系统应用下选择最 佳的OPB 总线仲裁方案，本文基于固定优先级和LRU 两种算法，利用自顶向下的设计方法， 设计了OPB 总线的仲裁器，并对其综合结果做了比较。 1 OPB 总线仲裁机制 OPB 总线支持32 位数据/地址位宽，读和写数据总线分开，支持重试模式，支持突发 （burst ）传输模式，支持DMA ，检测总线超时功能，支持多个主设备的仲裁。OPB 总线的 系统结构分为三个部分：主设备（Master ），从设备（Slave ）和总线逻辑。信号命名有三种： Mn_打头的，是Master 的输出；Sln_打头的，是 Slave 的输出；OPB_打头的，是总线逻辑 的输入或输出。OPB 总线允许有多个master, 当这几个master 同时发出请求要求使用总线时， 就必须对他们的请求进行仲裁，并确定他们使用总线的优先级，这就是仲裁器的作用。 基金项目：上海市科委专项基金资助项目（0752nm014 ） OPB 总线仲裁器的输入输出信号如图1 所示。 图1 OPB 总线的信号图 SYS