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其它相关机制学习课件 制作: 钱光明 主要内容 1Cache原理简介 2虚拟存储简介* 3流水线技术 4总线技术 同步和异步,系统总线及裁决,现代微机总线. (5)工作过程 注意: 如果“比较”符合，说明该地址单元的信息已在高速缓存。 对读操作，则从高速缓存中读出，通过数据总线总CPU；对写操作，因为高速缓存只是主存某些块的副本，两者的信息必须一致，所以信息不仅要写入高速缓存，同时还要写入主存对应单元中，这称为存储更新。 如果“比较”不符合，说明该地址的信息不在高速缓存，必须访问主存。 若是读操作，就把该地址单元的信息从主存送CPU，并将该地址所在的一个内存块内容读出送高速缓存，对应的地址信息送CAM。若高速缓存已满，则用新块替换原存于高速缓存中“最近最少使用”的块； 若是写操作，只要将信息写入主存指定地址单元即可。 (6)替换策略 先进先出 FIFO 每页一个“装入顺序系数” 容易实现 早期装入的，但经常要使用的可能被替换掉。 “最近最少使用”（LRU） 近期最少使用的页面很可能是以后也会很少使用的页面，因此，把它替换掉可能最合适。实现LRU，要为生存中每一页面都设置一个计数器。每访问一次某页面，对应的计数器加上一个预定的正数。在一固定的时间间隔之后，所有的计数器都减去一个固定的数，于是，计数器中的数最小的页面便是该时刻最少使用的页面。 替换举例：某程序对页面要求的序列为P3,P4,P2,P6,P4,P3,P7,P4，设Cache容量为3个页面，求用FIFO和LRU算法时，各自的命中率(假设开始时Cache为空)。 （2）计数器定时查询 当BR=1且 BS=0时，计数器开始计数。计数值通过一组地址线发 向各设备。接口中的设备地址与计数值一致时，该设备置“1”BS 线。线数为log2n根。 计数器的初值可用程序来设置，使优先级灵活可变。 （3）独立请求 特点： 每一设备有一对BR和BG； 响应速度高； 控制灵活，优先级可通过程序改变； 控制线数多--------2n根。 4.2.4 常用微机总线 （1）IBM PC/XT总线* 1981年与 IBM个人计算机同时推出，是 IBM PC／XT 微机所用的总线，基于 Intel 8088芯片而设计。 具开放式结构，可在 IBM PC／XT机的底板上使用总 统扩展插座，通过接口板使I／O设备与主机相连。 该总线定义了62根信号线。 数据线8根， 地址线20根， 控制线26根（含时钟信号）， 电源5根，地线3根。 （3）EISA总线(Extended ISA)* 1988年，以 Compaq为首的多家 厂商联合起来，为 32位 PC机 设计了一个新的工业标准，即“扩展工业标准结构”——EISA 标准。 最大传输速率33MB/s；数据总线32位；地址总线32位。 （4）VL-BUS总线* VESA(Video Electronics Standard Association)提出。 最大传输速率266MB/s；数据总线32位；配有局部控制器。 通过局部控制器的判断，将高速I/O直