VLSI电路中互连线的延迟及串扰的数值模拟(论文资料).pdfVIP

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2015-09-26 发布于重庆
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VLSI电路中互连线的延迟及串扰的数值模拟(论文资料).pdf

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Vol.28 No. 2000 ACTA ELECTRONICA SINICA May 2000 VLSI 2 1 2 1 1 1 阮刚, 肖夏 , 宋任儒 ,Reinhard Streiter ,Thomas Otto ,Thomas Gessner ( 1Chemnitz ( ) ; 2) : VLSI . : W P W/ P = 0 ~ 06 , lowk ( = 0 ) SiO , . lowk SiO 2 2 : ; ; : TN40 97 : A : (2000) 0 014203 Numerical Simulation of Time Delay and Crosstalk Noise for the Interconnect in VLSI Circuits 2 1 2 1 1 1 RUAN Gang , XIAO Xia , SONG Renru , Reinhard Streiter ,Thomas Otto ,Thomas Gessner ( 1Center of Microtechnology , Technical University of Chemnitz , D09107 Germany; 2A S C and System State Key Lab. , Fudan University, Shanghai, 200433, China) Abstract: The detailed numerical simulation results of time delay and crosstalk noise for the interconnect in VLSI circuits are given.The results show that the ratio of interconnect metal line width W to interconnect pitch P:W/ P= 0 ~ 06 is the optimum in terconnect geometry for meeting both the requirements of time delay and crosstalk noise.Also the simulation shows the improvements of time delay and crosstalk noise obtained by using Cu and lowk dielectric ( = 0 ) instead of using Al and SiO . lowk SiO 2 2 Key words: VLSI; time delay; crosstalk noise 1 2