应用于全数字锁相环中的时间数字转换器和计数器研究和设计.pdfVIP

Researchof Converterand Time-·to-·Digital CounterforAll Locked Phase Loop Digital AThesis theAcademic Presentedto Faculty by JiWeiwei In Fulfillment Partial ofthe forthe Degree Requirements ofScience Master In 】VIicroelectronics Wei Supervisor：Prof．Li Fudan University 12，2013 April 万方数据 摘要 摘要 近年来随着工艺技术的进步和最小尺寸的缩减，越来越多的数字电路被重新 研究并推陈出新。于是，时间数字转换器和全数字锁相环成为了近年来集成电路 设计工业界和学术界研究的热点。本论文主要针对应用于全数字锁相环中的时间 数字转换器和计数器进行了研究与讨论，设计了应用于2．4GHz．5．2GHz全数字 锁相环中的时间数字转换器和计数器，并与全数字锁相环的其它模块进行了集成， 最终使用CMOS工艺对设计进行了芯片实现与测试。 本文首先简单分析了全数字锁相环的架构，又给出了这种架构下的相位测量 方案，其后进行了全数字锁相环中的时间数字转换器与计数器的结构分析和指标 分析。在此基础上，针对设计的功能要求与性能指标，提出了自己的设计方案。 论文给出了一种两级时间数字转换器，第一级采用缓冲器链实现粗量化，第 二级采用Vernier延时链实现细量化。既防止了链路太长导致非线性太差，又通 过第二级量化实现了高分辨率。 关于两级量化的中间级电路，创新的提出了一种时间偏差选择电路，其作用 为提取参考信号与最近的延时的数据信号间的时间偏差。其包括选择信号发生器 和两个相同的多选一选择器，且理论上不引入非线性偏差和线性偏差。 在后续的时间数字转换器的优化设计中，将高频信号周期测量单元与偏差测 量单元分离，对偏差测量部分进行高频信号边沿采样继而简化了设计方案，实现 了线性度的改善与面积功耗的减少。 论文给