XtremeDSP架构.docxVIP

DSP tile 205-1 has slices 212-1 and 212-2 and DSP tile 205-2 has slices 212-3 and 212-4) and each DSP slice connects to general interconnect lines 125 via switch matrices 220. For tile 205-1 incoming signals arrive at slices 212-1 and 212-2 on input bus 222. Outgoing signals from OUT_1 and OUT_2 ports are connected to the general interconnect resources via output bus 224. FIG.2B是FIG.2A中Tile205-1开关电路220的一个扩展的视图。图中输入输出A1、A2、B1、B2、C、OUT1和OUT2各自与四个开关电路连接，是为了匹配CLB比特组。 FIG.3A是对FIG.2A中DSP Slice205的一个扩展的视图，205-1slice的输入数据通道为通用互连线资源BUS 222，而输出数据通道为BUS224，bus222和bus224来自开关电路220。 FIG.3B是图FIG.3A中tile205-1的细化的原理图，从图中可以看出，两个DSP slice 共用一个寄存器324。 FIG.3C是FIG.3A中DSP slice 212-2的一个概略图，需要说明的一点是：In one embodiment, selection ports of multiplexers 358 and 386 are each connected to one or more configuration memory cells which are set or updated when the configuration memory for the FPGA is configured or reconfigured.Thus the selections in multiplexers 358 and 386 are controlled by logic values stored in the configuration memory.In an alternative embodiment, multiplexers 358 and 386 selection ports are connected to the general interconnect and may be dynamically modified. 动态操作 模式寄存器310提供DSP工作模式必要的信号，在器件工作期间就可以通过逻辑互连线加载信息到310，从而改变DSP的工作模式，而无需从新写配置信息到配置存储器，这就是所谓的“动态”操作。因此，动态操作使运算的整体效率提高，因为它节省了改变配置信息所消耗的时间。举个例子，在VirtexTM 系列中就使用重配置方式改变DSP工作模式，DSP在运算时最大的频率可达600MHZ ,而配置时钟的频率仅为50 MHZ，由此不难看出重新配置信息会消耗更多的时间，从而影响DSP的性能。 丰富的流水线资源 寄存器705通过两个串行的寄存器710或715可以实现两个时钟周期的延迟，同时寄存器705流水级数可通过模式寄存器310动态的控制。