CLB总线电子系统极建模.pdf

摘要 随着集成电路(IC)设计和工艺的不断发展，人们已经可以把复杂的电子系 On 统集成到一个芯片上，这就是所谓的片上系统(SystemChip，SoC)。而总 线作为SoC系统的一部分，它负责整个系统的信息交互、数据传输和传输控制等 重要功能。一种设计规范、功能正确的总线不仅能够保证系统能够正常、稳定的 运行，而且还能大大提升的整体的性能，这使得总线的设计与建模变得越来越重 要。SoC的设计过程应该是一个软件、硬件协同设计的过程，而传统的以寄存器 传输级(RTL)建模为基础的设计方法，只有在全部的硬件设计完成后才能进行软 件的测试和系统的集成，这大大的降低了开发的效率，延长了产品面市的时间， 从而减小了产品的市场竞争力。 Lever， SoClib是由法国TIMALab提供的电子系统级(Electronic System ESL)硬件设计仿真平台。本论文详细介绍了在SoClib上对具有自主知识产权的 Level CLB总线的设计。总结了基于CLB总线事务级建模(Transaction Modeling， TLMl的一套方法。CLB总线是具有自主知识产权的、32位RISC嵌入式 CPU～CCore的SoC平台中使用的层次化片上总线。本文采用面向对象的设计技 术，使用SystemC语言设计实现YCLB总线的周期精确的事务级建模。为了增强 所建立CLB总线IP模型的复用性，本文对其进行了标准的VCI协议的封装，以使 本IP模型可以应用到不同的SoC系统中。 最后，本文将所建立的CLB总线的事务级IP模型与SoCLib中提供的一些硬件 模型搭建成一个完整的SoC系统，进行仿真测试和验证。实验结果证明本论文给 出的CLB总线的事务级模型的正确性：并且实验结果显示本论文设计的CLB总 线的事务级模型与传统的RTL级模型相比，可以明显的提高仿真速度，从而提高 软、硬件协同开发验证的效率；同时由于对本模型进行了VCI协议的封装，进而 增加了所设计IP模块的复用性。 关键词：CLB总线、电子系统级建模、IP复用、VCI协议、系统验证 ABSTRACT oftheIC and can a withfast integrate designprocess，people Along development electroniconasmall isSO．called a ofaSoC， complex system chip(this SoC)．Aspart asinformation thebus tosome functionssuch exchange，data response major etc．ofthewhole a and transactionandtransacitoncontrol regularity system．So buscannot the and ofthe