定时叫醒器设计报告.doc

基础工程设计报告 一、引言 1、本课题属于大学生应掌握的自主研究课题。属模电，数电基本知识范围，对大学生进一步掌握相关知识有重要作用； 2、设计的具体任务：采用压电蜂鸣器发出定时叫醒声响，具有自动清零及调节叫醒时间功能。 3、实验方法和设计;： 1）计时器为递减计时，时间间隔为1秒。递减到零时蜂鸣器报警、发光二极管亮灯； 2）具有99以内任意选定进制的定时功能，设置有外部操作开关，控制计时器的显示预置数，直接清零，暂停/继续功能。 二、正文 1、系统组成（系统框图）： 定时叫醒器的总体参考方案框图如下图所示。它包括秒脉冲发生器、计数器、译码显示电路、报警电路和辅助时序控制电路（简称控制电路）等五个模块组成。其中计数器和控制电路是系统的主要模块。计数器完成计时功能，而控制电路完成计数器的直接清零、暂停/计数译码显示电路的显示定时时间到报警等功能。 定时叫醒器设计总体框图 秒脉冲发生器产生的信号是电路的时钟脉冲和定时标准，但本设计对此信号要求并不太高，故电路可采用555集成电路或由TTL与非门组成的多谐振荡器构成。 译码显示电路由74和共阴极七段LED显示器组成。报警电路在实验中可用发光二极管和鸣蜂器代替。 主体电路计数芯片的置数端清零端共用一个开关，开始后，秒的置数端无效，倒数计时器开始进行倒计时，逐秒倒计到零。选取“00”这个状态，通过组合逻辑电路给出截断信号，让该信号与时钟脉冲在与门中将时钟截断，使计时器在计数到零时停住。 分析，计数器和控制电路是系统的主要部分。计数器完成计时功能，而控制电路完成计数器的直接清零、暂停/计数、译码显示电路的显示、定时时间到报警等功能。为了满足系统的设计要求，在设计控制电路时，应正确处理各个信号之间的时序关系。在操作直接清零开关时，要求计数器清零。当开关闭合直接清零时，控制电路应封锁时钟信号CP，同时计数器完成置数功能，译码器显示电路显示；当开关断开时，计数器开始计数；当暂停/开关拨在暂停位置上时，计时器停止计数，处于保持状态；当暂停/连续开关拨在连续时，计数器继续递减计数。 3.1 秒脉冲发生器 555定时器主要是通过外接电阻R和电容器C构成充、放电电路，并由两个比较器来检测电容器上的电压，以确定输出电平的高低和开关管的通断。用555定时器构成多谐振荡器电路如上图，电路没有稳态，只有两个暂稳态，也不需要外加触发信号，利用电源Vcc通过R和R向电容C充电，使Uc逐渐升高，升到2/3Vcc时，Uo跳变到低电平，放电端导通，这时，电容器C通过电阻R和D端放电，使Uc下降，降到1/3Vcc时，Uo跳变到高电平，D端截止，电源Vcc又通过R和R向电容C充电。如此循环，振荡不停，电容器C在1/3Vcc和2/3Vcc之间充电和放电电路。 T=0.7C（R+2R4）=1.08s可近似 1s，但是电路容易受温度及电阻电容精度影响，误差较大，适用于粗略的场合。 3.2 74LS192构成减计数器 减法计数器采用74LS192设计，74LS192是十进制同步加法|减法计数器，采用8421BCD码编码，具有直接清零 异步置数功能。 ????????????? 输入 ???? 输出 MR P3 P2 P1 P0 Q3 Q2 Q1 Q0 ?1 ?× ?× ?× × × × × 0 0 0 0 ?0 ?0 ?× ?× d c b a d c b a ?0 ?1 ? ?1 × × × × ??? 加计数 ?0 ?1 ?1 ? × × × × ??? 减计数 图中：为置数端，为加计数端，为减计数端，为非同步进位输出端 为非同步借位输出端，P0、P1、P2、P3为计数器输入端，为清除端，Q0、Q1、Q2、Q3为数据输出端。 由上述74LS192功能表看出，当L=1时，R=0，CPD=1时，如果有时钟脉冲加到CPU端，则计数器在预置数的基础上进行加法计数，当计数到9（1001），CO端输出进位下降沿跳变脉冲；当L=1，R=0，CPU=1时，如果有时钟脉冲加到CPD端，则计数器在预置数的基础上进行减法计数，当计数到0（0000） 时，BO端输出借位下降沿跳变脉冲。由此设计出进制减法计数器，当低位计数器的借位输出端BO输出借位脉冲时，高位计数器材进行减法计数。当计数到高 低位计数器都为0时，高位计数器的借位输出端BO输出借位脉冲，使置数端L=0,则计数器完成置数置零，在CPD端输入脉冲的作用下，进行下一循环的减法计数。 3.3译码显示模块 用驱动数码管。A0－A3 译码地址输入端BI/RBO 消隐输入（低电平有效）/脉冲消隐输出（低电平有效） LT 灯测试输入端（低电平有效）RBI 脉冲消隐输入端（低电平有效）Ya－Yg 段输出74LS48功能表 3.4报警