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* 时序逻辑电路设计 1、JK触发器设计 library ieee; use ieee.std_logic_1164.all; entity jkff is port(j,k,ck,cl: in std_logic; q,nq: out std_logic); end; architecture bh of jkff is signal q_tmp: std_logic; begin process(cl,ck) begin if cl=1 then q_tmp=0; elsif ckevent and ck=1 then if (j=1 and k=0) then q_tmp=1; elsif(j=0 and k=1) then q_tmp=0; elsif(j=1 and k=1) then q_tmp=not q_tmp; end if; end if; end process; q=q_tmp; nq=not q_tmp; end; CL的功能??? 逻辑功能仿真 2、异步3位2进制加法计数器设计 第一步: 底层文件制作,做一个带有异步清零,置数 功能的JK触发器,具体实现代码如下: library ieee; use ieee.std_logic_1164.all; entity jkff_u is port(cp,j,k,prn,clrn: in std_logic; q,nq: out std_logic); end; 实体部分 architecture bh of jkff_u is signal q_tmp,nq_tmp: std_logic; begin process(cp,j,k,prn,clrn) begin if clrn=0 then q_tmp=0;nq_tmp=1; elsif prn=0 then q_tmp=1; nq_tmp=0; elsif cpevent and cp=1 then if (j=0 and k=1) then q_tmp=0;nq_tmp=1; elsif(j=1 and k=0) then q_tmp=1;nq_tmp=0; elsif(j=1 and k=1) then q_tmp=notq_tmp; nq_tmp=not nq_tmp; end if; end if; end process; q=q_tmp; nq=not q_tmp; end; 底层文件功能实现部分设计 第二步 顶层文件设计: 思路分析: 首先要把JK触发器接成计数型触发器(T’触发器),然后再用前一级的反向输出端接上后一级的时钟端即可. 实体部分 library ieee; use ieee.std_logic_1164.all; entity jsq_jk is port(prn,cp,clrn: in std_logic; q0,q1,q2: out std_logic); end; architecture bh of jsq_jk is component jkff_u port(cp,j,k,prn,clrn: in std_logic; q,nq: out std_logic); end component; signal q_jk,cp0,cp1,cp2,cp3: std_logic; begin q_jk=1; cp0=cp; u0: jkff_u port map(cp0,q_jk,q_jk,prn,clrn,q0,cp1); u1: jkff_u port map(cp1,q_jk,q_jk,prn,clrn,q1,cp2); u2: jkff_u port map(cp2,q_jk,q_jk,prn,clrn,q2,cp3); end; 元件定义部分 元件例化部分 怎样用generate语句实现?? library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity count_10 is port(clk,rst,load,plus_sub:in std_logic; din: in std_logic_vector(3 downto 0); dout: buffer std_logic_vector(3 downto 0)); end; architecture bh of