EDA-课程设计—音乐播放器.docVIP

基于VHDL的音乐播放器的设计 目前以硬件描述语言（Verilog 或 VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC 设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flip－flop）或者其他更加完整的记忆块。系统设计师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来，就好像一个电路试验板被放在了一个芯片里。一个出厂后的成品FPGA的逻辑块和连接可以按照设计者而改变，所以FPGA可以完成所需要的逻辑功能。 本设计是一种采用FPGA芯片进行音乐播放，主要由分频器、乐谱存储模块和音乐选择模块组成，利用FPGA的可编程性，简洁又多变的设计方法，缩短了研发周期。主要采用了FPGA芯片，使用VHDL语言进行编程，使其具有了更强的移植性，更加利于产品的升级。 一、设计任务与要求 （1） 能够播放音乐并进行切换选择 用VHDL语言设计乐音的节拍与音符产生电路；用VHDL语言设计可控分频器电路；用存储模块ROM来存放乐曲，最后能够采用FPGA芯片进行音乐播放，并通过手动拨换开关来切换不同音乐。 （2）能够显示播音音乐的次序 用VHDL语言进行译码转换，最后在实验板上用数码管显示数字，以此来确定正在播放音乐的顺序，即当播放第一首音乐时，数码管显示数字1，依次类推。 二、设计原理 产生音乐的两个因素是音乐频率和音乐的持续时间，以纯硬件完成演奏电路比利用微处理器（CPU）来实现乐曲演奏要复杂的多，如果不借助于功能强大的EDA工具和硬件描述语言，凭借传统的数字逻辑技术，即使最简单的演奏电路也难以实现。根据设计要求，乐曲硬件演奏电路系统主要由数控分频器和乐曲存储模块组成。数控分频器对FPGA的基准频率进行分频，得到与各个音阶对应的频率输出。乐曲存储模块产生节拍控制和音阶选择信号，即在此模块中可存放一个乐曲曲谱真值表，由一个计数器来控制此真值表的输出，而由计数器的计数时钟信号作为乐曲节拍控制信号。 1、音名与频率的关系 音乐的十二平均率规定：每两个八度音（如简谱中的中音１与高音１）之间的频率相差一倍．在两个八度音之间，又可分为十二个半音，每两个半音的频率比为4。另外，音名Ａ（简谱中的低音６）的频率为440Hz，音名B到C之间，E到F之间为半音，其余为全音，由此可以计算出简谱中从低音1到高音1之间每个音名的频率如表1所示. 表1 简谱中的音名与频率的关系 音名 频率/Hz 音名 频率/Hz 音名 频率/Hz 低音1 261.63 中音1 532.25 高音1 1046.50 低音2 293.67 中音2 587.33 高音2 1174.66 低音3 329.63 中音3 659.25 高音3 1318.51 低音4 349.23 中音4 698.46 高音4 1396.92 低音5 391.99 中音5 783.99 高音5 1567.98 低音6 440 中音6 880 高音6 1760 低音7 493.88 中音7 987.76 高音7 1975.52 由于音阶频率多为非整数，而分频系数又不能为小数，故必须将得到的分频数四舍五入取整。若基准频率过低，则由于分频系数过小，四舍五入取整后的误差较大，若基准频率过高，虽然误码差变小，但分频结构将变大。实际的设计应综合考虑两方面的因素,在尽量减小频率误差的前提下取舍合适的基准频率。本例中选取4MHz的基准频率，若无4MHz的时钟频率，实际上,只要各个音名间的相对品频率关系不变，C作1与D作1演奏出的音乐听起来都不会“走调”。 各音阶频率及相应的分频系数如表2所示。为了减少输出的偶次谐波分量，最后输出到扬声器的波形应为对称方波，因此在到达扬声器之前，有一个二分频的分频器。表2中的分频系数就是从4MHZ频率二分频得到的2MHZ频率基础上计算得出的。 表2 各音阶频率对应的分频值 音名 分频系数 初始值 音名 分频系数 初始值 音名 分频系数 初始值 低音1 7644 547 中音1 3822 4369 高音1 1911 6280 低音2 6810 1381 中音2 3405 4786 高音2 1270 6921 低音3 6067 2124 中音3 3034 5157 高音3 1517 6674 低音4 5727 2464 中音4 2864 5327 高音4 1432 6759 低音5 5102 3089 中音5 2551 5640 高音5 1256 6935 低音6 4545 3646 中音6 2273 5918 高音6 1137 7054 低音7