新数字电子技术 教学课件 包晓敏 第4章.pptVIP

数字电子技术 定义了一个由1024个16位寄存器构成的存储器，即存储器的字长为16位，容量为1K。 * 缩位运算符是单目运算符，对单个操作数的各位进行与、或、非等操作。 A等效于 A[0]A[l]A[2]A[3 * 在进行相等运算（＝＝）时，如果任何一个操作数中存在x或z，结果为x；不含x和z时，与普通比较相同。 而在全等运算（＝＝＝）时，将含有x和z的位也进行比较，两个操作数必须完全一致，其结果为1，否则，结果为0 * 在进行相等运算（＝＝）时，如果任何一个操作数中存在x或z，结果为x；不含x和z时，与普通比较相同。 而在全等运算（＝＝＝）时，将含有x和z的位也进行比较，两个操作数必须完全一致，其结果为1，否则，结果为0 * 1、在Verilog HDL中，字符串赋值过程中，如果字符串的位数超出字符串变量的位数，截掉字符串的高位部分，低位对齐；反之，如果字符串的位数少于字符串变量的位数，高位部分用0补齐。 例4.2.1中，stringvar的位宽是8x14位，即l12位，而“Hello world”是8×11位，所以，输出结果的第一行出现三个空格；同理，输出数据的前六位用0代替 * Verilog HDL语言不仅可以描述设计，还能提供对激励、控制、存储响应和设计验证的建模能力。Verilog HDL测试代码主要用于产生测试激励波形以及输出响应数据的收集。要对设计进行仿真验证，必须有仿真软件的支持。按照HDL语言类型，可将仿真软件分为Verilog HDL仿真器、VHDL仿真器和混合仿真器3大类。 * Verilog HDL语言不仅可以描述设计，还能提供对激励、控制、存储响应和设计验证的建模能力。Verilog HDL测试代码主要用于产生测试激励波形以及输出响应数据的收集。要对设计进行仿真验证，必须有仿真软件的支持。按照HDL语言类型，可将仿真软件分为Verilog HDL仿真器、VHDL仿真器和混合仿真器3大类。 * * （1）单独用一个Verilog HDL模块来描述一个有限状态机。这样可以简化状态的定义、修改和调试，还可以利用EDA工具进行优化和综合，以达到更优的效果。 （2）使用代表状态名的参数parameter来给状态赋值，不用宏定义（`define）。因为宏定义产生的是全局定义，而参数定义了一个模块内的局部常量。这样当一个设计具有多个有重复状态名的状态机时也不会发生多冲突。 （3）在组合逻辑always块中使用阻塞赋值，在时序逻辑always块中使用非阻塞赋值，这样可以使软件仿真的结果和真实硬件的结果相一致。 * Verilog的模块例化也称为程序调用，指将已存在的Verilog HDL模块作为当前设计的一个组件，设计人员直接送给输入信号即可得到相应的输出信号。通过程序例化，可在顶层模块中，将各底层元件用Verilog HDL语言连接起来，逐次封装，形成最终的顶层文件，满足系统设计要求。 Verilog HDL语言中模块例化（模块调用）的方法有三种：位置映射法、信号名称映射法和混合映射法。其中信号名称映射法在良好的代码中被广泛采用。其例化语法为： * 1、标识符必须由字母(a~z，A~z)或者下划线开头，字母区分大小写 2、后续部分可以是字母、数字、下划线和$符号的组合 3、总长度要小于1024个字符长度 * 1、标识符必须由字母(a~z，A~z)或者下划线开头，字母区分大小写 2、后续部分可以是字母、数字、下划线和$符号的组合 3、总长度要小于1024个字符长度 * Verilog HDL有整型、实型和字符型三种常量。 Verilog HDL有线型和寄存器型两种变量 * * 实数可以根据四舍五入的原则转化为整数，将实数赋值给一个整数时，这种转化会自行发生。 例如；在转化成整数时，实数25.5和25.8都变成26，而25.2则变成25。 * 在Verilog HDL中字符串必须写在双引号内，不能分成多行书写 如果输出特定格式特殊字符，需要一些特殊字符配合 * 在Verilog HDL中字符串必须写在双引号内，不能分成多行书写 如果输出特定格式特殊字符，需要一些特殊字符配合 * 在Verilog HDL中字符串必须写在双引号内，不能分成多行书写 如果输出特定格式特殊字符，需要一些特殊字符配合 * 1、在Verilog HDL中，字符串赋值过程中，如果字符串的位数超出字符串变量的位数，截掉字符串的高位部分，低位对齐；反之，如果字符串的位数少于字符串变量的位数，高位部分用0补齐。 例4.2.1中，stringvar的位宽是8x14位，即l12位，而“Hello world”是8×11位，所以，输出结果的第一行出现三个空格；同理，输出数据的前六位用0代替 * 例