新数字电子技术 教学课件 王秀敏主编12 12.3.pptVIP

在线教务辅导网： 教材其余课件及动画素材请查阅在线教务辅导网 QQ:349134187 或者直接输入下面地址： 12.3 高密度可编程逻辑器件CPLD 高密度可编程逻辑器件的集成密度大于每片1000个等效门，它主要包括EPLD、CPLD和FPGA三种。 阵列扩展型HDPLD包括EPLD和CPLD，它们是在PAL、GAL结构的基础上扩展或改进而成的。基本结构与PAL和GAL类似，均由可编程的与阵列、固定的或阵列和逻辑宏单元组成，但集成度大得多。 EPLD采用EPROM工艺。与GAL相比，大量增加了OLMC的数目，并且增加了对OLMC中寄存器的异步复位和异步置位功能，因此其OLMC使用更灵活。缺点内部互连性较差。 CPLD采用E2PROM工艺。与EPLD相比，增加了内部连线，对逻辑宏单元和I/O单元均作了重大改进。 一、EPM7128S的引脚图 它有4个直接 输入（INPUT） TMS、TDI、TDO 和TCK是在系统编 程引脚 64个I/O 既可以作为输入端也可为输出端 是Altera公司生产的高密度、高性能 CMOS可编程逻辑器件之一，PLCC 封装84端子 二、EPM7128S器件结构图 8个相似的逻辑阵列块LAB（Logic Array Block） 每个LAB中有16个宏单元 此芯片有128个宏单元 可编程的I/O控制块可控制每个I/O 引脚单独为三种工作方式： 输入、输出和双向 芯片内部的 所有单元都 是通过内连 矩阵PIA连接起来 EPM7128S组成： LAB逻辑阵列块 PIA可编程内联 矩阵 I/O控制块 Global Clock Global Clear 36 个可编程 互连信号 16个扩展乘积项 去 I/O 控制块 7000 有两个全局时钟 乘积项 选择 矩阵 VCC D ENA PRn CLRn Q 清零 信号 Clock使能控制端 可旁路寄存器 共享逻辑 的扩展 来自其他逻辑 单元的并行扩展 去 PIA 可编程寄存器 1 宏单元（MacroCell） 宏单元模块组成: 与逻辑阵列 乘积项选择矩阵 可编程寄存器 “与逻辑阵列”实现组合逻辑函数中的乘积项。每个宏单元提供5个乘积项。它与GAL的宏单元相比，信号中增加了16根扩展乘积项，大大增强了实现组合函数的能力。 “乘积项选择矩阵”用于分配乘积项： 1.到或门和异或门实现组合函数 2.到宏单元触发器的辅助输入端： 清除端（Clear） 置位端（Preset） 时钟端（Clock） “可编程寄存器”使EPLD宏单元中的触发器比 GAL的功能更强、更灵活： 1.可编程实现D、T、JK或RS触发器 2.可编程时钟控制方式 3.可编程异步、同步时序电路 2 扩展乘积项 EPM7128S结构中提供的扩展乘积项有两种： 共享扩展乘积项 并联扩展乘积项 （1）共享扩展乘积项： 功能：大多数逻辑函数由5个乘积 项之和就可以实现。这样用一个宏 单元即可。对于复杂的逻辑函数， 需要附加乘积项能实现。 共享扩展乘积项是由每个宏单元 提供一个未投入使用的乘积项。 每个LAB有16个宏单元，因此有 16个共享扩展乘积项。 共享扩展项为同一LAB内 的任意或全部宏单元共享。 （2）并联扩展乘积项： 并联扩展乘积项是一些宏单元没有使用的乘积项可以分配到邻近单元使用。 使有的宏单元最多可达20个乘积项，而这其中5个乘积项由本宏单元提供 ，其他15个并联扩展乘积项是由邻近的宏单元提供的。 并联扩展乘积项 的传送通道 3 可编程内连矩阵PIA（Programmable Interconnection Array） PIA信号来源: 专用输入引脚 I/O引脚 宏单元的输出 编程单元：它控制两输入端 的与门是否传送对应的PIA 信号去LAB，实现软开关作用。 4 I/O控制块 EMP7128S的每个I/O引脚允许三种工作方式： （1）输入方式 （2）输出方式 （3）双向工作方式 三态门有多种使能信号，使三态控制更灵活。 这些信号包括：Vcc，GND，I/O信号，宏单 元信号输出，及专用输入信号。 使能信号选择矩阵 三态缓冲