新数字电子技术基础 教学课件 李庆常 第6章 时序逻辑电路.pptVIP

例6-1 试分析下图时序逻辑电路的逻辑功能。 还可以用状态转换图来表示 4. 电路功能 不能自启动的同步6进制计数器。 6.2.2 异步时序逻辑电路的分析方法 一般步骤与同步时序逻辑电路的分析步骤相同，但要首先考虑时钟条件。 因为每次电路状态更新时，不是所有的触发器都有时钟信号，所以具备CP的触发器需根据状态方程求次态，而无CP的触发器保持原状态。 因此在状态方程中需写入CP条件，但CP不是逻辑变量。 1）确定各级触发器的驱动方程及时钟方程 2）列出电路的状态方程 3）画状态转换图 4）电路功能 此电路是一个能自启动的异步五进制加法计数器 串行输入-串行输出 表6-7 CT74LS194功能表 时序图 1/16分频器：由时序图可以看出，CP的频率为f0，则Q0、Q1、Q2和Q3输出脉冲的频率依次为 小结 （3）减法计数器 用T触发器实现的二进制加法计数器： 同步二进制减法计数器 原理：根据二进制减法运算规则可知：在多位二进制数末位减1，若第i位以下皆为0时，则第i位应翻转。 同步十六进制加/减计数器74LS191功能表 4. 移位计数器 移位计数器是一种特殊形式的计数器。 它是在移位寄存器的基础上增加反馈电路构成的。 常用的移位计数器有环形计数器和扭环形计数器。 解决自启动的方法 方法1：修改输出与输入之间的反馈逻辑，使电路具有自启动能力。 方法2：当电路进入无效状态时，利用触发器的异步置 位、复位端，把电路置成有效状态。 (2) 扭环形计数器 扭环形计数器一方面保持移位寄存器的特点，另一方面又能提高触发器的利用率。 它是将末级的反相输出端反馈到第一级的输入端。 74160功能分析 CTP和CTT同时为1时，在CP的上升沿进行计数。 CTP和CTT不同时为1时，电路保持。 CO=CTTQ3Q0 74160逻辑符号 FF1,FF2, FF3 构成五进制计数器，时钟为CP1 若已有N进制计数器芯片，需M进制计数器，分两种情况： (1) MN的情况 串行进位和并行进位方式 若M可分解为M=N1?N2，可用串行进位或并行进位方式将N1进制和N2进制的计数器连接起来。 (1) 串行进位方式： 低位片的进位输出信号作为高位片的时钟输入。 (2) 并行进位方式: 低位片的进位输出信号作为高位片的工作状态控制信号（使能），两片的时钟输入端同时接输入信号。 解法2：异步级联（串行进位方式） 两片的CTP、CTT都为1，均为计数状态，片(I)记到9时的CO端输出为1，片(II)的CP为低，下一个脉冲到达后，片(I)返回0，CO端产生上升沿，片(II)计入1。 当所设计计数器M是素数时，M不能分解成N1?N2形式，并且MN的情况 （1）将2片N进制计数器通过级联构成N?N进制计数器，并且假定MN?N。 （2）通过整体清零或整体预置法，采用与MN情况相同的方法构成M进制计数器。 利用CC4516为可预置的4位二进制可逆计数器的特点，可以构成可编程分频器。 图中CC4516接成减法电路，借位输出端经反相器反馈到异步置数控制端LD， 当LD变为高电平时，把预置数据N=D3D2D1D0送入计数器，预置数不同，则分频系数不同。 输出信号的频率为fO，则fO＝fi/N 两级可编程分频器 6.3.3 顺序脉冲发生器 在计算机和控制系统中，常常要求系统的某些操作按时间顺序分时工作，因此需要产生一个节拍控制脉冲，以协调各部分的工作。这种能产生节拍脉冲的电路叫做节拍脉冲发生器，又称顺序脉冲发生器(脉冲分配器)。 顺序脉冲发生器可以分为计数器型和移位寄存器型两种 。 1.计数器型 该电路由计数器和译码器构成。n个触发器构成的计数器有2n个状态。在时钟脉冲作用下，计数器不断改变状态，经译码后在2n个输出端上每一时刻只有相应的一条输出线上出现高电平(或低电平)，其他输出线上均出现低电平(或高电平)。 由于各触发器本身的延迟时间不同，所带负载不同，各触发器翻转时刻不可能完全一致。 因此采用同步计数器也有可能出现干扰脉冲。 扭环形计数器构成的顺序脉冲发生器的逻辑电路图。 优点：没有竞争冒险 译码有2个输入端, 其规律是“全0全1译两头，相邻0、1译出端”。 6.3.4 序列脉冲发生器 在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号，通常把这种串行数字信号叫做序列信号。产生序列信号的电路称为序列信号/脉冲发生器。 序列信号发生器的构成方法有多种。 1）用计数器和数据选择器组成。 2）用计数器加输出电路。 2）用计数器和输出电路数据选择器组成序列脉冲发生器 6.5 综合应用 设计要求分析 根据设计要求，本系统应由基准脉冲源、计时和控制三部分组成。 基准脉冲源产生的100Hz信号为已知。 计