新电子技术 电工学2 教学课件 王黎明 _ 第6章.pptVIP

27465F 2.卡诺图化简法　 1)将逻辑函数正确地用卡诺图表示出来。2)将取值为1的相邻小方格圈成矩形或方形。3)圈的个数应最少，每个圈内小方格个数应尽可能多。4)将各个圈进行合并。 27465F 7Z32.TIF 27465F (2)画圈合并(见图7-33)。 图7-32　例7-10(1)图 27465F 图7-34　例7-11(1)图 27465F 图7-35　例7-11(2)图 27465F 7.5　组合逻辑电路的分析与设计 1.组合逻辑电路的分析　组合逻辑电路的分析，就是已知组合逻辑电路，通过分析得到该电路的逻辑功能。2.组合逻辑电路的设计　组合逻辑电路的设计与分析过程相反，是根据实际逻辑问题，求出实现相应逻辑功能的最简单或者最合理的数字电路的过程。 27465F 7.5　组合逻辑电路的分析与设计 图7-36　组合逻辑电路框图 27465F 1.组合逻辑电路的分析　 1)根据逻辑电路，从输入到输出，写出各级逻辑函数表达式，直到写出最后输出端与输入信号的逻辑函数表达式。2)将各逻辑函数表达式化简和变换，得到最简单的表达式。3)根据简化后的逻辑表达式列写真值表。4)根据真值表和化简后的逻辑表达式对逻辑电路进行分析，最后再总结出组合逻辑电路的逻辑功能。 27465F 表7-14　例7-12真值表 27465F 表7-15　例7-13真值表 27465F 图7-38　例7-13图 27465F 图7-39　例7-14图 27465F 图7-40　例7-15图 27465F 7.6　常用的组合逻辑电路 7.6.1　加法器7.6.2　数值比较器7.6.3　编码器7.6.4　译码器 27465F 7.6.1　加法器 1.半加器　将两个1位二进制数相加时，如果只考虑加数和被加数，而不考虑从低位来的进位，则称为半加运算，另一个是向高位的进位，把实现半加运算的逻辑电路称为半加器。2.全加器　在将两个多位二进制数相加时，除了最低位以外，每一位都应该考虑来自低位的进位，这种运算称为全加运算，实现全加运算的电路称为全加器。 27465F 1.半加器　 表7-17　1位半加器真值表 图7-41　1位半加器 27465F 2.全加器　 表7-18　1位全加器真值表 图7-42　1位全加器 27465F 7.6.2　数值比较器 1. 1位数值比较器　首先讨论两个1位二进制数A和B相比较的情况，结果有3种可能：AB,AB,A=B。2.多位数值比较器　在比较两个多位数的大小时，从高位向低位逐位进行比较，只有在高位数相等时，才需要比较低位数。 27465F 1. 1位数值比较器 表7-19　1位数值比较器的真值表 图7-43　1位数值比较的逻辑图 27465F 2.多位数值比较器　 表7-20　4位数值比较器的真值表 27465F 7.6.3　编码器 1.二进制编码器　数字电路中，一般用的是二进制编码。2.优先编码器　前面所述的编码器的缺点是：只允许一个输入端有效。 27465F 表7-21　8线-3线编码器真值表 27465F 表7-22　8线-3线编码器简化真值表 27465F 图7-44　8线-3线编码器逻辑图 27465F 表7-23　8线-3线优先编码器真值表 27465F 图7-45　8线-3线优先编码器逻辑图 27465F 7.6.4　译码器 1.二进制译码器　二进制译码器的输入是一组二进制代码，输出是一组与输入代码一一相对应的信号。 27465F 1.二进制译码器 表7-24　3线-8译码器真值表 27465F 1.二进制译码器　 图7-46　3线-8线译码器逻辑图 27465F 2)拉电流负载 图7-18　带拉电流负载 27465F 7.3.2　其他TTL门电路 1.集电极开路门　在工程实践中，有时需要将几个门的输出端并联使用，以实现与逻辑，称为线与。2.三态门 27465F 1.集电极开路门　 (1)输出端线与　两个OC门实现线与的电路如图7-20所示。(2)实现电平转换　在数字系统的接口设计中，如果驱动与负载的低电平兼容，而高电平不兼容时，可以采用OC门实现高电平的兼容转换，具体方法为OC门外拉上拉电阻，其电源接负载电源即可。 27465F 1.集电极开路门　 图7-19　普通的TTL门电路输出并联 27465F 图7-20　OC门线与 27465F 2.三态门 (1)三态门的结构及工作原理　如图7-21所示，当EN=0时，G输出为1，VD1截止，V1相当于有一个输入端为高电平，这时三态门的功能是一个二输入端与非门。(2)三态门的应用　三态门在计算机总线结构中有着广泛的应用。 27465F 图7-21　三态输出门 27465F 7.3.4　MOS逻辑门电路 1. CMOS反相器2.　CMO