第1章F240x概述课程.pptVIP

第1章 F240x概述 TI DSP芯片的命名方法 1.1 TMS320系列DSP概况 TMS320系列DSP的特性 1.2 TMS320LF240x芯片概述 TMS320LF240x内集成的外围设备 1.3 F240x DSP控制器的功能结构图 功能结构框图2 TMS320LF2407的PGE封装 1.4 F2407系列DSP引脚功能介绍 1.5 F2407系列DSP存储器映射图 1.6 F240x系列DSP外设存储器映射图 功能描述 引脚 名称 ADC模拟地 117 VSSA ADC模拟供电电压（3.3V） 116 VCCA ADC模拟输入低电平参考电压输入端 114 VREFLO ADC模拟输入高电平参考电压输入端 115 VREFHI 模数转换器ADC 注： VCCA与数字供电电压分开供电（VSSA与数字地分开），以提高ADC抗干扰能力和精确度。 功能描述 引脚 名称 CAN SCI SPI 33 I/OPC5 SPI从动发送使能（可选）引脚 或通用I/O （↑） 33 SPISTE / I/OPC5 32 I/OPC3 SPI从动输出、主控输入引脚或通用I/O （↑） 32 SPISOMI SPISOMI/I/OPC3 30 I/OPC2 SPI从动输入、主控输出引脚或通用I/O （↑） 30 SPISIMO SPISIMO/I/OPC2 35 I/OPC4 SPI时钟引脚或通用I/O （↑） 35 SPICLK SPICLK/ I/OPC4 SCI异步串行通信接口接收数据引脚或通用I/O （↑） 26 SCIRXD/I/OPA1 SCI异步串行通信接口发送数据引脚或通用I/O （↑） 25 SCITXD/I/OPA0 72 I/OPC6 CAN发送数据引脚或通用I/O （↑） 72 CANTX CANTX/ I/OPC6 70 I/OPC7 CAN接收数据引脚或通用I/O （↑） 70 CANRX CANRX /I/OPC7 外部用户中断2可作AD转换开始输入引脚或通用I/O。XINT1、2都是边沿有效，边沿极性可编程。（↑） 21 XINT2/ADCSOC /I/OPD0 时钟输出或通用I/O。输出时钟为CPU时钟或监视定时器时钟，这由系统控制状态寄存器中的CLKSRC（bit14）决定。当不用于时钟输出时，就可用作通用I/O。（↑）通过检查该引脚，可以判断DSP 是否开始正常工作 73 CLKOUT/I/OPE0 功能描述 引脚 名称 外部中断，时钟 功率驱动保护中断输入引脚。当电机驱动/电源逆变器不正常时，比如出现过电压、过电流等，该中断有效，将PWM输出引脚（EVB）置为高阻态。是一个下降沿有效的中断。（↑） 137 外部用户中断1或通用I/O。XINT1、2都是边沿信号有效，边沿极性可编程。（↑） 23 XINT1/I/OPA2 功率驱动保护中断输入引脚。当电机驱动/电源逆变器不正常时，比如出现过电压、过电流等，该中断有效，将PWM输出引脚（EVA）置为高阻态。是一个下降沿有效的中断。（↑） 7 控制器复位引脚。使F240X控制器终止执行并使PC=0。当拉为高电平时，从程序存储器的0位置开始执行。影响相关的寄存器和状态位。当WDT定时时间溢出时，在引脚产生一个系统复位脉冲。（↑） 133 通过检查该引脚，可以判断DSP 是否开始正常工作 功能描述 引脚 名称 振荡器、PLL、FLASH、引导程序及其他 锁相环外接滤波器输入2 10 PLLF2 锁相环外接滤波器输入1 该模块使用外部滤波器回路来抑制信号抖动和电磁干扰，电容必须用无极性电容 11 PLLF 通用I/O引脚。（↑） 131 I/OPF6 引导ROM使能，通用I/O，XF引脚。该引脚在复位期间被输入采样以更新SCSR1.3 （位），然后驱动XF作为输出信号。复位之后，XF被置为高电平。只能接无源回路驱动。（↑） 121 /XF PLL电压（3.3V） 12 PLLVCCA 晶振、PLL振荡器输出引脚。该引脚接到参考晶振的一端，当EMU1/OFF引脚为低电平时，该引脚呈高阻态。 124 XTAL2 PLL振荡器输入引脚。晶振或时钟源输入到PLL，该引脚接到参考晶振的一端。如果采用有源晶振，只接一个脚就够了。 123 XTAL1/CLKIN 功能描述 引脚 名称 振荡器、PLL、FLASH、引导程序及其他 分支控制输入引脚。由BCND pma，指令查询该引脚电平为低，则执行分支程序。如果不用该引脚，则必须将其拉为高电平。所有控制器复位时将该位配置为分支控制输入，当不用此功能时，该引脚就可作通用I/O。（↑） 119 /I/O