EDA技术上机考试题目.docVIP

深圳大学期末考试试卷 开/闭卷 开卷 A/B卷 A 课程编号 课程名称 EDA技术 学分 2 命题人(签字) 审题人(签字) 2011 年 5 月 11 日 题号 一 二 三 四 五 六 七 八 九 十 基本题总分 附加题 得分 评卷人 设计考试题目：设计一个算术逻辑单元 设计应完成的功能要求： 系统有三种操作，分别是： 算术逻辑单元的结构如下图所示： 5位的操作数X和Y输入后暂存在寄存器A和B中，3位的操作控制码control暂存在寄存器C中，按照control码的不同，分布实现下列操作： 000控制X+Y 001控制X-Y 010控制X and Y 011控制X or Y 100控制not X 101控制X逻辑左移2位 结果输出到5位寄存器Z中。 要求寄存器A, B, C, D都有清零功能，它们采用相同的时钟。 要求完成VHDL代码设计。 要求有完整的仿真波形。 考试形式和进程安排： 1. 本考试采用开卷考试的方式进行； 2. 整个考试过程将占用4周时间，其中前3周为设计阶段，第4周为上机面试阶段。（第14周～第17周）library IEEE; use IEEE.STD_LOGIC_1164.ALL; use ieee.std_logic_unsigned.all; -- Uncomment the following library declaration if using -- arithmetic functions with Signed or Unsigned values --use IEEE.NUMERIC_STD.ALL; -- Uncomment the following library declaration if instantiating -- any Xilinx primitives in this code. --library UNISIM; --use UNISIM.VComponents.all; entity exam is PORT(x,y:in STD_LOGIC_vector(0 to 4); cnt:in STD_LOGIC_vector(0 to 2); z:out STD_LOGIC_vector(0 to 4) ); end exam; architecture Behavioral of exam is --signal temp1,temp2,temp3,temp4,temp5,temp6:bit_vector(0 to 4); begin process(cnt) begin case cnt is when 000 = z = x + y; when 001 = z = x - y; when 010 = z = x and y; when 011 = z = x or y; when 100 = z = not x; when 101 = z = x sla 2; when others = null; end case; end process; end Behavioral; -------------------------------------------------------------------------------- -- Company: -- Engineer: -- -- Create Date: 21:05:23 06/14/2011 -- Design Name: alu -- Module Name: alutest.vhd -- Project Name: alu -- Target Device: -- Tool versions: -- Description: -- -- VHDL Test Bench Created by ISE for module: alu -- -- Dependencies: -- -- Revision: -- Revision 0.01 - File Created -- Additional Comments: -- -- Notes: -- This testbench has been automatically generated using types std_logic and -- std_logic_vector for the ports of the unit under test. Xilinx recommends -- that these types a