8位高速低功耗流水线型ADC的设计技术研究.pdfVIP

第38卷 第4期 电 子 器 件 V01．38 No．4 2015年 8月 ChineseJournalofElectronDevices Aug．2015 Research ofDesignTechnologiesfor8-bit80M sample／s Low PowerPipelinedADC juShuirong ，LIUMinjie，ZHUZhangming (1．JiangsuCollegeofInformationTechnology，Wuxi0，H214153，China；2．XidianUniversity，Xi’an710071，China) Abstract：8-bit．80Msample／slow powerADC ispresentedbyusingseven stagepipelinedarchitecture．Toreduce thechipsizeandpoweroftotalADC，andimprovetheharmonicdistortionandnoiseproperty，MDAC infirstsub— ADC isconsideredinfocus，thussamplingandholdingcircuitoftotalADC isintegratedinMDACoffirstsub-ADC， stepbystep shrinkingtechnologyisused，symmetryofcapacitorsandamplifierineverystageADC isconsideredin layoutdesign．ThewholeADCwasdesignedin0．18 Ixm CMOSprocess，theSNR oftheADC is49．5dB，ENOB is 7．98bit．Thetotalchipsizeisonly0．56mm ．aswellasthetypicalpowercurrentisonly22mA．Theperformance requirementoftheADC isachieved． Keywords：ADCintegratedcircuit；designtechnoloyg；chipsize；lowpower；SNR(Signal—to-NoiseRatio) EEACC：2570 doi：10．3969／j．issn．1005—9490．2015．04．041 8位高速低功耗流水线型ADC的设计技术研究冰 居水荣 ，刘敏杰 ，朱樟明 (1．江苏信息职业技术学院，江苏 无锡 214153；2．西安电子科技大学，西安 710071) 摘 要：采用7级子ADC流水线结构设计了一个8位80Msample／s的低功耗模数转换电路。为减小整个ADC的芯片面积 和功耗 ，改善其谐波失真和噪声特性，重点考虑了第 1级子ADC中MDAC的设计，将整个ADC的采样保持电路集成在第 1级 子ADC的MDAC中，并且采用逐级缩放技术设计 7级子ADC的电路结构，在版图设计中考虑每一级子ADC中的电容及放大 器的对称性。采用0．18 mCMOS工艺，该ADC的信噪比(SNR)为49．5dB，有效位数 (ENOB)为7．98位，该 ADC的芯片面积 只有0．56mm ，典型的功耗电流仅为22mA。整个ADC性能达到设计要求。 关键词 ：集成电路ADC；设计技术；芯片面积；低功耗；信噪比 中图分类号 ：TN432 文献标识码 ：A 文章编号 ：1005—9490(2015)04-0922-07 流水线型模数转换 电路 (PipelinedADC)是模 为80MHz的8位流水线型ADC旨在解决这些 问 数转换电路大类中性能比较优越 的一种，这种 ADC 题。通过对第 1级子 ADC中MDAC及其运放的优 既能像全并行结构ADC那样实现很高的转换速度， 化设计，可以节省整个 ADC的采样保持电路模块 ； 又能像子区结构 ADC那样 以较少的电路元件实现 另外在第 2级 一第 7级子 ADC的电路结构设计 中 较高