次亚微米cmo工艺下的esd防护技术研究.pdf

摘要 摘 要 随着硅基CMOS工艺技术的不断进步，器件的特征尺寸已缩减至纳米阶段，目的 是提高芯片的集成度、性能和运算速度，并降低单位芯片的制造成本。但由于新工艺技 术的应用及电路性能的提高，使静电放电(electrostatic 护的器件级建模为主，这种研究方法忽视了防护结构面积及寄生效应对实际生产的影 响，使得理论成果对于芯片生产指导有限。因此国内主流代工厂生产出的芯片其ESD 防护部分仍然以传统的二极管和MOS结构为主，而较小规模的芯片设计厂商不仅其产 品的ESD防护设计水平更低，其自身制造水平也以次亚微米工艺为主。 CSMC 6S06DPDM．CT02 本论文采用华润上华0．69m CMOS工艺与香港应用科学与 全芯片作为研究主线，对次亚微米CMOS工艺条件下防护器件的ESD可靠性问题进行 了系统研究。文中对现有ESD防护技术进行了全面的对比归纳，提出了多种全新的电 路结构与版图布局方案。本论文的研究成果为次亚微米