微型计算机系统原理及应用 作者 贺建民 第7章 并行接口.pptVIP

第7章 并行接口 7.1 并行接口基本概念 7.2 可编程并行输入/输出接口芯片8255A 7.3 8255A的应用举例 7.1 并行接口基本概念 1. 并行接口的定义 并行接口，至少应该有两条或者两条以上连接线用于传递数据。 并行接口的“并行”是指接口与I/O设备一侧的并行数据线，并不是指接口与系统总线之间的并行数据线而言 相比串行接口，并行接口在相同的数据传送速率下，可以更快地传输数据。 但是随着速度迅速提高，并行接口上导线之间数据同步和互相干扰成为一个很难处理的难题，导致并行接口在接口速度竞赛中逐渐被淘汰 7.1 并行接口基本概念 2. 并行接口的特点 （1）通常适用于传输距离较短的场合。随着通信距离的增加，传输介质（此处指电缆）开销会越来越大。所以，并行接口适合传输距离较短的场合。 （2）传输格式比较自由。并行通信可以分为同步通信与异步通信两大类。 并行接口有硬件连线接口与可编程接口之分。目前普遍使用的是可编程并行接口，接口电路的工作方式和功能能够通过软件编程进行控制。 7.1 并行接口基本概念 3. 并行接口的任务 （1）数据的锁存与缓冲 （2）状态收集功能 （3）控制功能 3. 并行接口的任务 （1）数据的锁存与缓冲 锁存，是指输出端的状态不会随输入端的状态变化而变化，仅在有锁存信号时输入端的状态才被保存到输出端，直到下一个锁存信号到来时才改变。 缓冲器是缓冲寄存器的简称。它分输入缓冲器和输出缓冲器两种。前者的作用是将外设送来的数据暂时存放，以便处理器将它取走；后者的作用是用来暂时存放处理器送往外设的数据。 通过对数据的锁存与缓冲，实现了高速的CPU与低速外部设备之间的速度匹配，同时也实现了数据输入与输出之间的隔离作用。 7.1 并行接口基本概念 （2）状态收集功能 接口电路还应能够正确地收集外部设备的状态信息。给CPU与外部设备之间进行数据传输提供了操作的依据。 各个设备的状态信息可以是分散存放也可以是集中存放的。 通常状态信息被收集并暂存在一个状态寄存器中，供CPU查询。 7.1 并行接口基本概念 （3）控制功能 控制功能是指被CPU控制 实现的方法通常是由CPU把各种要求以控制命令和参数的形式写入到接口电路中，接口电路中的控制寄存器暂时存放控制这些命令和参数，并由相应的控制电路解释和执行命令，完成其控制功能 7.1 并行接口基本概念 4. 并行接口电路的组成 7.2 可编程并行输入/输出接口芯片8255A 7.2.1 8255A的结构及功能 8255A-5是通用的可编程并行输入／输出接口器件 在8086微型计算机系统中，主要用于开机时读取系统配置开关的状态； 在正常工作时，系统通过8255A-5读取键盘输入扫描码； 通过8255A-5输出若干系统内部控制信号。 7.2.1 8255A的结构及功能 1. 8255A的基本性能 (1) 双列直插式封装，40引脚； (2) 输入与输出电平与TTL兼容，+5V电源供电； (3) 分为A、B和C三个8位的并行端口，其中C端口又分为高4位和低4位并行输入／输出端口，其他16条引脚用于与系统总线连接； (4) 接口信号与Intel系列微处理器完全相容，在非Intel系列微处理器或者数字集成电路（例如DSP或者FPGA中的软核CPU）也能正常使用8255A-5； (5)内部由控制寄存器、状态寄存器和数据寄存器组成，所谓的可编程控制就是对这三类寄存器的使用。 7.2.1 8255A的结构及功能 8255A的外部引脚结构 7.2.1 8255A的结构及功能 8255A的内部逻辑结构 7.2.1 8255A的结构及功能 2. 8255A的内部逻辑与外部引脚 数据端口 8255A-5中的A口、B口、C口通常称其为数据端口。 其中： 端口A：8位数据输出锁存器/缓冲器和8位数据输入锁存 端口B：8位数据输入/输出锁存器/缓冲器和8位数据输入缓冲器 端口C：8位数据输出锁存器/缓冲器和8位数据输入缓冲器（不带锁存） 2. 8255A的内部逻辑与外部引脚 数据端口 A口、B口、C口三个端口分成两个组即A组和B组： A组由PA0~PA7、PC4~PC7组成。 B组由PB0~PB7、PC0~PC3组成 2. 8255A的内部逻辑与外部引脚 数据总线缓冲器 数据总线缓冲器是由三态双向8位缓冲器组成，它是8255A-5与CPU系统数据总线的接口，完成所有数据的发送和接收。 读/写控制逻辑 读/写控制逻辑负责管理所有内部和外部信号的传送。它接收来自CPU地址控制信号，然后向A组、B组发出控制命令。 A、B组控制逻辑 根据控制字，直接控制各个端口的工作方式。 2. 8255A的内部逻辑与外部引脚 (2) 8255A-5的引