Verilog HDL数字集成电路设计原理与应用 作者 蔡觉平_ 第8章.pptVIP

　　以Verilog HDL和VHDL为代表的硬件描述语言(HDL)的发展至今已有20多年的历史，并成功地应用于设计的各个阶段：建模、仿真、验证和综合等。20世纪80年代出现了上百种硬件描述语言，对设计自动化曾起到了极大的促进和推动作用。在这些硬件描述语言中，Verilog HDL和VHDL最终成为行业界标准化语言。　　近年来，微电子技术飞速发展，在制造工艺上从350?nm提高到22?nm，为功能更强、更复杂的芯片制造提供了基础，数字集成电路的规模和复杂度迅速提高。在传统硅工艺上，集成电路正从单一的数字或模拟芯片向数模混合的单芯片结构发展； 芯片结构正从高频率单一内核向低频率异构多内核体系发展；单芯片集成晶体管数量也从几万门增加到了几十亿门。这些新技术和新需求的产生为ULSI芯片设计方法和验证方法提出了新的要求，归结起来主要有两方面。 　　(1) 如何提高ULSI规模的ASIC和FPGA的设计效率。大规模、高复杂度、数模混合是数字集成电路的发展趋势，应用在多媒体、通信系统、计算设备等领域的异构SoC和MPSoCs结构芯片已经成为集成电路新的增长点。如何在现有的硬件设计语言和方法学上，针对新的设计问题，提出有效的解决方法和途径是目前集成电路EDA领域需要解决的最主要问题。　　Verilog HDL和VHDL等硬件描述语言在解决中小规模数字集成电路的设计上发挥了强有力的作用，然而集成度和规模的扩大使得传统硬件描述语言在设计效率上产生了新的问题。 　　应用在通信系统和多媒体领域的集成电路需要进行大量的复杂计算模型仿真和定点化设计，如图8-1所示，然后用硬件描述语言设计电路，如果不符合设计要求，就要修改数学模型，直到达到设计要求，再送到下一个阶段进行芯片设计。 　　 　　图8-1 SoC设计流程 　　Verilog HDL和VHDL在这种系统级设计方面显得力不从心，而C、C++和Matlab等程序设计语言在系统级设计和仿真中显示出了强大的设计效率。这就导致了目前ULSI芯片设计的尴尬局面，即系统级设计采用高级程序设计语言，芯片设计和仿真采用灵活性较差的硬件描述语言。这种局面使得数字集成电路的设计人员和部门分工变得复杂，严重影响了设计效率。设计人员希望能有一种高效的设计语言将系统设计和电路设计结合在一起，以面对复杂的大规模集成电路的设计。 　　(2) 如何极大地提高电路规模和复杂结构芯片设计、仿真的效率和有效性。仿真和测试是确保数字集成电路芯片流片成功的关键。在目前的工艺水平和成本下集成电路的流片费用高，已经成为芯片成本的重要部分。如何有效通过仿真和测试确保芯片流片的成功率，是硬件描述设计语言面对的一个问题。　　当面对中小规模集成电路时，Verilog HDL和VHDL可以有效地从电路分析的角度进行硬件设计的测试和仿真。然而目前集成电路规模巨大，功能丰富，模拟和数字结构混合，给测试和仿真带来了巨大困难。 同时，系统设计往往采用C语言等高级程序语言。这些情况一方面使得采用传统硬件描述语言的测试和仿真时间长，复杂程度高；另一方面使得系统验证和电路验证采用不同平台，一致性和可靠性降低。由于硬件电路测试和仿真时间长、复杂度高，同时也是确保芯片质量的重要环节，因此高效率的测试和仿真方法是硬件描述语言面对的另一个问题。 　　在2001年举行的国际HDL会议上，与会者就使用何种设计语言展开了生动、激烈的辩论。最后就“如果要启动一个芯片设计项目，愿意选择哪种方案”进行了投票表决，结果，仅有2、3票赞成使用SystemC为代表的高级程序设计语言，而有约40票赞成采用以Verilog HDL为代表的传统硬件描述语言。　　Verilog HDL支持者认为，开发一种新的设计语言是一种浪费，Verilog HDL有能力面对超大规模数字集成电路在设计方法方面的新困难； SystemC支持者认为，系统级芯片SoC快速增长的复杂性需要新的设计方法；C语言的赞扬者认为，Verilog HDL是硬件设计的汇编语言，而编程的标准很快就会是高级语言，CynlibC++是最佳的选择，它的速度快、代码精简； Superlog的捍卫者认为，Superlog是Verilog HDL的扩展，可以在整个设计流程中仅提供一种语言和一个仿真器，与现有的方法兼容，是一种进化而不是一场革命。还有人提出设计带有模拟电路的芯片，硬件描述语言必须有模拟扩展部分，如Verilog HDL-A，既要求能够描述门级、开关级，又要求具有描述物理特性的能力。 　　目前的情况是，以Verilog HDL和VHDL为代表的传统设计语言依旧是数字集成电路的最主要设计语言，以System Verilog 为代表的传统硬件描述语言逐渐在测试仿真中开始使用，以SystemC和C语言为代表的高级程序语言还在应用和推