Verilog HDL数字设计教程 作者 贺敬凯 全书 第2章 Verilog HDL基本概念.pptVIP

第2章 Verilog HDL基本概念 2.1编写并运行一个简单的Verilog HDL语言程序 2.2 层次建模 2.3 Verilog HDL语言的数据类型及常量和变量 2.4 编译预处理 2.5 小结 Verilog HDL语言程序开发环境— QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 P42 T1、2、3、4、5 4．仿真 图2-27 功能仿真波形输出 4．仿真 图2-28 时序仿真设置界面 4．仿真 图2-29 时序仿真波形输出 5．引脚锁定 图2-30 引脚锁定对话框图 6．把程序下载到硬件上进行测试 图2-31 设置USB硬件端口 6．把程序下载到硬件上进行测试 图2-32 下载界面 6．把程序下载到硬件上进行测试 图2-33 选择下载文件 2.2 层次建模 图2-34 全加器f_adder电路图 2.2 层次建模 【例2-3】实现一个1位全加器 //*以下为全加器顶层模块*/ module f_adder(ain,bin,cin,cout,sum); output cout,sum; input ain,bin,cin; wire ain,bin,cin,cout,sum; wire d,e,f; h_adder u0(ain,bin,d,e); h_adder u1(e,cin,f,sum); or2a u2(d,f,cout); endmodule 2.2 层次建模 【例2-3】实现一个1位全加器 /*以下为半加器模块*/ module h_adder(a,b,co,so); output co,so; input a,b; wire a,b,co,so,bbar; and and2(co,a,b); not not1(bbar,b); xnor xnor2(so,a,bbar); endmodule /*以下为或门模块*/ module or2a(a,b,c); output c; input a,b; wire a,b,c; assign c=a | b; endmodule 图2-35 半加器h_adder电路图 2.2 层次建模 图2-36 一位全加器功能仿真波形 2.2 层次建模 图2-37 自顶向下设计方法 2.2 层次建模 图2-38 自底向上设计方法 2.2 层次建模 图2-41 全加器的设计层次 模块实例化与端口关联 在模块实例化中，可以使用两种方法将模块定义的端口与外部环境中的信号连接起来：位置关联法和名称关联法。 (1)位置关联 h_adder u0(ain,bin,d,e); h_adder u1(e,cin,f,sum); or2a u2(d,f,cout); (2)名称关联 h_adder u0(.a(ain),.b(bin),.co(d),.so(e)); //替换h_adder u0(ain,bin,d,e); h_adder u1(.a(e),.b(cin),.co(f),.so(sum)); //替换h_adder u1(e,cin,f,sum); or2a u2(.a(d),.b(f),.c(cout)); //替换or2a u2(d,f,cout); 2.3 Verilog HDL语言的数据类型及常量和变量 1.变量及其数据类型 2.常量及其数据类型 变量及其数据类型 表2-1 四值逻辑 高阻，浮动状态 z 逻辑值不确定 x 逻辑1，条件为真 1 逻辑0，条件为假 0 硬件电路中的条件 逻辑值 Wire类型 wir