DSP技术及应用 作者 江金龙 第1-2章_ 第2章.pptVIP

第2章　TMS320C54x数字信号处理器硬件结构 　2.1　TMS320C54x的内部结构及主要特性2.1.1　TMS320C54x的内部结构　　TMS320C54x系列DSP芯片产品虽然很多， 但其体系结构基本上是相同的， 特别是核心CPU部分， 各个型号间的差别主要是片内存储器和片内外设的配置。 图2.1给出了TMS320C54x的典型内部结构框图。 　　C54x的硬件结构基本上可分为三大块, 如下所述。　　(1) CPU部分包括算术逻辑单元、 累加器、 乘法器/加法器、 桶形移位寄存器、 指数编码器、比较选择存储单元及各种专门用途的寄存器、 地址生成器、 内部总线等。 　　(2) 存储器部分包括片内程序ROM、 片内单访问数据RAM(SARAM)、 片内双访问数据RAM(DARAM)及外接存储器接口等。　　(3) 片内外设部分包括定时器、 各种类型的串口、 主机接口、 片内的锁相环(PLL)时钟发生器以及各种控制电路等。 　　此外， 芯片中还包含仿真功能及IEEE 1149.1标准接口， 用于芯片开发应用时进行仿真。 图 2.1　TMS320C54x的典型内部结构框图 2.1.2　TMS320C54x的主要特性　　1. CPU部分　　(1) 先进的多总线结构， 具有1条程序总线、 3条数据总线和4条地址总线。　　(2) 40位算术逻辑单元(ALU)， 包括40位的桶形移位寄存器和2个独立的40位的累加器。 　　(3) 17位×l7位的并行乘法器与一个40位的专用加法器结合在一起， 用于非流水线的单周期乘/累加操作。　　(4) 比较、 选择和存储单元(CSSU)， 用于Viterbi操作(一种通信的编码方式)中的求和/比较选择。　　(5) 指数编码器用于单周期内计算40位累加器的指数值。　　　(6) 2个地址生成器， 包括8个辅助寄存器和2个辅助寄存器算术单元。 　　2. 存储器系统　　(1) 具有192K字的可寻址空间： 64K字的程序空间， 64K字的数据空间和64K字的I/O空间， 有的芯片内还具有多达256K~8M字的扩展地址空间。　　(2) 片内存储器的结构和容量可根据芯片的型号有所不同。 　　3. 片内外设和专用电路　　(1) 软件可编程等待状态产生器。　　(2) 可编程的存储器体转换逻辑。　　(3) 片内的锁相环(PLL)时钟发生器， 可采用内部振荡器或外部的时钟源。　　(4) 外部总线关断控制电路可用来断开外部数据总线、 地址总线和控制信号。 　　(5) 数据总线具有数据保持特性。　　(6) 可编程的定时器。　　(7) 直接存储器访问(DMA)控制器。　　(8) 有可与主机直接连接的8位并行主机接口(HPI)， 有些产品还包括扩展的8位并行主机接口(HPI8)和16位并行主机接口(HPI16)。　　(9) 片内的串口根据型号不同可分为全双工的标准串口、 支持8位和16位数据传送的时分多路(TDM)串口、 缓冲串口(BSP)以及多通道缓冲串口(McBSP)。 　　4. 片内的引导功能　　除TMS320C5420外， C54x系列所有的芯片都具有片内引导功能， 能从片外的存储器或片内的串口将程序引导并装入指定的存储器。 　　5. 指令系统　　(1) 单指令重复和块重复操作指令。　　(2) 用于程序和数据管理的存储器块传送指令。　　(3) 32位长操作数指令。　　(4) 同时读入2个或3个操作数的指令。　　(5) 并行存储和装入的算术指令。 　　(6) 条件存储指令。　　(7) 快速从中断返回的指令。　　(8) 具有延迟转移的调用指令。　　(9) 指令的执行采用指令预提取、 指令提取、 指令译码、 访问操作数、 读取操作数和执行6级流水线并行结构， 大大提高了指令的执行速度。 　　6. 执行速度　　(1) 单指令周期时间分为25/20/15/12.5/10 ns； 　　(2) 每秒指令数为40/50/66/80/100/200 MIPS(MIPS， 每秒百万级指令数)。 　　7. 电源和功耗　　(1) 可采用5V、 3.3V、 3V和1.8V(或2.5V)的超低电压供电； 在型号中分别用C、 LC、 UC和VC指明， 如TMS320C54x、 TMS320LC54x和TMS320UC54x。　　(2) 可采用功耗下降指令IDLE1、 IDLE2和IDLE3控制芯片的功耗。　　(3) 可控制禁止CLKOUT信号。 　　8. 片内的仿真功能　　具有符合IEEE 1149.1标准的片内仿真接口， 可与主机连接， 用于系统芯片的开发与应用。