频率发生器设计.doc

频率发生器设计 一、设计目的 1、能够根据题目要求及实际情况掌握编写程序、调试程序、软件仿真及与硬件结合。 2、熟悉89C52单片机的内部结构和功能及I/O分配，合理使用其内部寄存器、存储器、位寻址。能够完成频率发生器的软件编程设计工作。 3、对频率发生器软件编程、调试、相关硬件设备的使用技能等方面得到真正的实践机会，把软硬件结合，克服其中的种种问题，提高编程能力。1：108H，当接到上位机发的08H时，则回发08H；当接到上位机发的AAH时，则将设定发给上位机；当收到上位机发的55H时，则修改设定频率)。 三、硬件电路设计 方案选择： 本次课题设计的频率发生器系统是由单片机89c52、两个四位一体、部分组成。本次课题设计的频率发生器的系统框图如图3-1所示： 图3-1 系统框图 3.1　STC89C52单片机介绍 89C52共有四个八位的并行双向口，即有32根输入输出口线。各口的每一位均由锁存器、输出驱动器和输入缓冲器组成。 VCC（40引脚：电源电压 VSS20引脚：接地 图3-2　STC89C52引脚图 P0端口（P0.0P0.7，3932引脚）：P0口是一个漏极开路的8位双向I/O口。作为输出端口，每个引脚能驱动8个TTL负载，对端口P0写入“1”时，可以作为高阻抗输入。在访问外部程序和数据存储器时，P0口也可以提供低8位地址和8位数据的复用总线。此时，P0口内部上拉电阻有效。在Flash ROM编程时，P0端口接收指令字节；而在校验程序时，则输出指令字节。验证时，要求外接上拉电阻。 P1端口P1.0~P1.7，18引脚：P1口是一个带内部上拉电阻的8位双向I/O口。P1的输出缓冲器可驱动（吸收或者输出电流方式）4个TTL输入。对端口写入1时，通过内部的上拉电阻把端口拉到高电位，这是可用作输入口。P1口作输入口使用时，因为有内部上拉电阻，那些被外部拉低的引脚会输出一个电流。P1口特点是输出锁存器，输出时没有条件。输入缓冲，输入时有条件，即需要先将该口设为输入状态，先输出1。 此外，P1.0和P1.1还可以作为定时器/计数器2的外部技术输入（P1.0/T2）和定时器/计数器2的触发输入（P1.1/T2EX） P3口为准双向口。可以字节访问，也可以位访问。 P3.0---RXD,串行输入口。 P3.1---TXD,串行输出口。 P3.2---INT0，外部中断0的请求。 P3.3---INT1，外部中断1的请求。 P3.4---T0，定时器/计数器0外部计数脉冲。 P3.5---T1，定时器/计数器,1外部计数脉冲。 P3.6---WR,外部数据存储器写选通。 P3.7---RD,外部数据存储器读选通。 RST（9引脚）：复位输入。当输入连续两个机器周期以上高电平时为有效，用来完成单片机单片机的复位初始化操作。 ALE（30引脚）：地址锁存控制信号（ALE）是访问外部程序存储器时，锁存低8位地址的输出脉冲。 XTAL1（19引脚）：振荡器反相放大器和内部时钟发生电路的输入端。 XTAL2（18引脚）：振荡器反相放大器的输入端。STC89C52引脚图如图3-2所示。动态驱动是将所有数码管的8个显示笔划a,b,c,d,e,f,g,dp 的同名端连在一起，另外为每个数码管的公共极COM增加位元选通控制电路，位元选通由各自独立的I/O线控制，当单片机输出字形码时，所有数码管都接收到相同的字形码，但究竟是那个数码管会显示出字形，取决单片机对位元选通COM端电路的控制，所以我们只要将需要显示的数码管的选通控制打开，该位元就显示出字形，没选通的数码管就不会亮2 74HC573锁存器介绍 74HC573锁存器主接线图：包含八进制3态非反转透明锁存器，[span]是一种高性能硅门CMOS[span]器件。[span]SL74HC573跟LS/AL573的管脚一样。器件的输入是和标准CMOS输出兼容的，加上拉电阻他们能和LS/ALSTTL输出兼容。 锁存器 输入是和标准 CMOS 输出兼容的；加上拉，他们能和 LS/ALSTTL 输出兼容。 当锁存使能端LE为高时，这些器件的锁存对于数据是透明的（也就是说输出同步）。当锁存使能变低时，符合建立时间和保持时间的数据会被锁存。 ×\u36755X出能直接接到 CMOS，NMOS 和 TTL 接口上 ×\u25805X作电压范围：2.0V~6.0V ×\u20302X输入电流：1.0uA ×CMOS 器件的高噪声抵抗特性 ·三态总线驱动输出　　·置数全并行存取　　·缓冲控制输入　　·使能输入有改善抗扰度的滞后作用　　　　原理说明：　　M54HC563/74HC563/M54HC573/74HC573的八个锁存器都是透明的D 型锁存器，当使能（G）为高时，Q 输出　　将随数据