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浙江工业大学信息工程学院 朱广信 保留一切版权 第六章 VHDL设计进阶 主要内容 数据对象 进程语句结构 双向和三态电路信号赋值 仿真延时 实验二 一. 数据对象 常数（CONSTANT） 常数的定义和设置主要是为了程序更容易阅读和修改。 常数定义语句所允许的设计单元有实体、结构体、程序包、块、进程和子程序。 常数的定义如下： CONSTANT 常数名：数据类型 := 表达式; 变量（VARIABLE） 变量的主要作用是在进程中作为临时的数据存储单元。 变量是一个局部量，只能在进程和子程序的顺序语句中使用。变量不能将信息带出对它定义的当前结构中。 变量的赋值是一种理想化的数据传输，立即发生不存在任何延时。 变量的定义如下： VARIABLE 变量名：数据类型 := 初始值; 变量的初始值设置不是必须的，综合器不支持设置初始值。 变量的赋值使用变量赋值符： 目标变量名 := 表达式; 信号（SIGNAL） 信号是描述硬件系统的基本数据对象，它类似于连接线。信号可以作为设计实体中并行语句模块间的信息交流通道。 信号的定义如下： SIGNAL 信号名：数据类型 := 初始值; 信号初始值的设置不是必须的，综合器不支持设置初始值。 与变量相比，信号的硬件特征更为明显，它具有全局性特征。 除了没有方向说明外，信号与实体的端口概念是一致的。实际上端口的定义是作了隐性的信号定义。 信号的定义和使用范围是实体、结构体和程序包。在进程和子程序的顺序语句中不允许定义信号。 在进程中，只能将信号列入敏感表，而不能将变量列入敏感表。 信号的赋值使用信号赋值符 目标信号名 = 表达式; 目标信号获得传入的数据不是即时的，需要经历一个特殊的延时，即δ延时。因此“= ” 两边的值并不总是一致的。这与器件的传播延时特性是吻合的。此外数据信息的传入还可以指定延时量，在表达式后用“AFTER X 时间单位”。但只限于行为仿真，不可用于综合。 信号的赋值可以出现在一个进程中，也可以出现在机构体的并行语句结构中。前者属于顺序信号赋值，这时允许同一信号有多个驱动源，如果同一信号被多次赋值，则其值为最后一次被赋值的结果；后者属于并行信号赋值，各信号赋值操作是独立并行发生的，且不允许同一信号有多个驱动源。 当信号和变量的数据类型完全一致时两者可以相互赋值。 信号与变量的比较 例6－1与例6－2 例6－1： SIGNAL sum1, sum2: INTEGER; …… PROCESS BEGIN WAIT FOR 10ns; sum1 = sum1 ＋ 1; --顺序信号赋值语句 sum2 = sum1 ＋ 1; END PROCESS; …… 例6－2： PROCESS VARIABLE sum1, sum2: INTEGER; BEGIN WAIT FOR 10ns; sum1 := sum1 ＋ 1; sum2 := sum1 ＋ 1; END PROCESS; …… 运行结果分析如表6－1。由这两例可以看出： 信号的赋值需要有一个δ延时，而变量的赋值则立即发生。 在PROCESS中，虽然信号赋值语句为顺序语句，但语句间并无时间延迟，所有语句必须在遇到END PROCESS后的δ时刻才发生，因此仍具有并行语句的特性。 例6－3和例6－4可进一步验证上述观点，图6－1为两个例子的综合结果。 表6－1 例6－1和6－2的运行结果 例6－3与例6－4 例6－3： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY dff3 IS PORT(clk, d1: IN STD_LOGIC; q1: OUT STD_LOGIC); END ENTITY dff3; ARCHITECTURE arch_dff3 OF dff3 IS SIGNAL a, b: STD_LOGIC; BEGIN PROCESS(clk) BEGIN IF (clk’ EVENT AND clk = ‘1’ ) THEN a = d1; b = a; q1 = b; END IF; END PROCESS; END; 例6－4： …… PROCESS(clk) VARIABLE a, b: STD_LOGIC; BEGIN I