VHDL实验报告与代码毕业设计（论文）word格式.docVIP

实验一. 分频器设计 一．实验目的 1.　熟悉QUARTUSII 软件的使用 2.　熟悉PLD设计流程 3. 学习分频器的设计 二．实验内容 设计一个最大分频为225的分频器，将50MHz时钟作为输入 三．实验框图 50MHz时钟 输入 计数器计数 计数至时，clkout为反转 四．管脚设定 CLOCK_50 PIN_N2 LEDR[0] PIN_AE23 五．实验代码 LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_UNSIGNED.all; ENTITY clk1 IS PORT(clk:IN STD_LOGIC; DIGIT:OUT STD_LOGIC); END clk1; ARCHITECTURE clk1 OF clk1 IS BEGIN COUNT: PROCESS(clk) VARIABLE temp:STD_LOGIC_VECTOR(25 DOWNTO 0); BEGIN IF(clkEVENT AND clk = 1)THEN temp := temp+1; IF(temp(25)=1) THEN temp:=(OTHERS=0); END IF; END IF; DIGIT = temp(24); END PROCESS count; END clk1; 六．心得体会 通过这次实验，我初步掌握了QUARTUSII 软件的使用，为今后的实验打下基础。 实验二. VHDL描述风格比较 一．实验目的 1.　深入体会VHDL三种描述风格的区别 2. 学习3输入表决器，异或门的实现 3.　设计一个5输入表决器。 二．实验内容 以3输入表决器，异或门，通用寄存器等代码为例，深入体会VHDL描述风格。 学习已给的3输入表决器代码，完成3输入表决器的三种描述方式的验证比较。在QUARTUS II中对程序进行编译，下载，验证。使用拔码开关SW0,SW1,SW2作为三个输入，输出在LEDR0表示，亮表示‘1’，不亮表示‘0’ 学习已给的异或门代码，完成异或门的三种描述方式的验证比较。在QUARTUS II中对程序进行编译，下载，验证。使用拔码开关SW0,SW1作为输入，输出在LEDR0表示，亮表示‘1’，不亮表示‘0’ 通过对于以上的学习，设计一个5输入表决器。当输入有3个以上为‘1’时，输出为1。使用拔码开关SW0,SW1,SW2,SW3,SW4作为三个输入，输出在LEDR0表示，亮表示‘1’，不亮表示‘0’ 三．实验框图 5个按键输入 计数器计数 计数器大于2， 则输出1，否则输出0 四．管脚设定 SW[0]　　 PIN_N25 SW[1]　　 PIN_N26 SW[2]　　 PIN_P25 SW[3] PIN_AE14 SW[4] PIN_AF14 LEDR[0] 　　PIN_AE23 五．实验代码 1）3输入表决器（行为描述） LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY maj1 IS PORT (a, b, c : IN BIT; m : OUT BIT); END maj1; ARCHITECTURE using_table OF maj1 IS BEGIN PROCESS (a, b, c) CONSTANT lookuptable : BIT_VECTOR(0 TO 7) := VARIABLE index : NATURAL; BEGIN Index := 0; --index must be cleared each time process executes IF a = 1 THEN index := index + 1; END IF; IF b = 1 THEN index := index + 2; END IF; IF c = 1 THEN index := index + 4; END IF; m = lookuptable(index); END PROCESS; END using_table; 2）3输入表决器（数据流描述） LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY maj2 IS PORT (a, b, c : IN BIT; m : OUT BIT); END maj2; ARCHITECTURE concurrent OF maj2 IS BEGIN WITH abc SELECT m = 1 WHEN 110|101|011|111, 0 W