《模拟电路》单元分频电路的制作..ppt

74LS192 时序图 1 2 3 4 1 2 3 4 C R LD CO BO D 0 D 1 D 2 D 3 C P U C P D Q 0 Q 1 Q 2 Q 3 进 位 借 位 清 零 置 数 递 增 计 数 递 减 计 数 0 0 0 0 1 1 1 0 1 1 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 ＋ 5 V V 7 4 L S 1 9 2 ( 高 位 ) 0 Q Q 3 Q 2 Q 1 C P U C P D BO CO LD D 3 D 2 D 1 D 0 C R 7 4 L S 1 9 2 ( 低 位 ) 0 Q Q 3 Q 2 Q 1 C P U C P D BO CO LD D 3 D 2 D 1 D 0 C R 1 2 1 3 7 6 2 3 C P 5 4 ＋ 5 1 1 9 1 0 1 1 5 1 4 低位每计10个脉冲，高位计1个。 3、计数器的级联 100进制计数器 G 1 P 1 (a) 逻辑接线图 0 1 1 1 1 0000 0001 0010 0100 0101 Q3Q2Q1Q0 ② ① ③ ⑤ ⑥ 0011 ④ 0110 0111 ⑦ (b) 计数过程的状态图 例1： 分析下图所示电路将构成几进制计数器。74LS192 是 8421BCD十进制可逆计数器，CR为异步高电平有效清零端， 为异步低电平有效置数端。 1、反馈归零法 暂态 7 4 L S 1 9 2 0 Q Q 3 Q 2 Q 1 C P U C P D BO CO LD D 3 D 2 D 1 D 0 C R C 1 七进制计数器 （四）任意N进制计数器 0000 0001 0010 0100 0101 ② ① ③ ⑤ 0011 ④ G Q3Q2Q1Q0 例2： 分析下图所示电路将构成几进制计数器。74LS192 是 8421BCD十进制可逆计数器，CR为异步高电平有效清零端， 为异步低电平有效置数端。 (a) 逻辑接线图 (b) 计数过程的状态图 暂态 五进制计数器 0 1 0 1 0 7 4 L S 1 9 2 0 Q Q 3 Q 2 Q 1 C P U C P D BO CO LD D 3 D 2 D 1 D 0 C R 2 C P 1 例3： 分析下图所示电路将构成几进制计数器。 为异步低电平有效清零端， 为同步低电平有效置数端，CTP、 CTT为计数控制端，高电平有效。74LS161 是模16的加法计数器。 1 0000 0001 0010 0100 0101 Q3Q2Q1Q0 ② ① ③ ⑤ 0011 ④ ⑥ 7 4 L S 1 6 1 0 Q Q 3 Q 1 C P CO LD D 3 D 2 D 1 D 0 G C P Q 2 CR C T P C T T 0 0 0 0 0 1 0 1 0 0 0 0 0 (a) 逻辑接线图 (b) 计数过程的状态图 六进制计数器 1 1 1 0 CP Q3 Q2 Q1 Q0 CR 例5：74LS192构成七进制计数器改进电路。 7 4 L S 1 9 2 0 Q Q 3 Q 2 Q 1 C P U C P D BO CO LD D 3 D 2 D 1 D 0 C R G 2 C P 1 Q Q S R 0 1 1 1 0 1 异步高电平清零 例1： 分析下图所示电路将构成几进制计数器。74LS191是16进制 可逆计数器， 为异步置数端， 为计数控制端， 为加减控制 端， 为串行输出端。 0110 0111 1001 1011 1101 Q3Q2Q1Q0 ② ① ③ ⑥ 1010 ④ 1110 1111 ⑦ 1100 ⑤ 1000 ⑧ ⑨ 0 1 1 0 暂态 九进制计数器 7 4 L S 1 9 1 0 Q Q 3 Q 2 Q 1 C P U/D CT LD D 3 D 2 D 1 D 0 C P RC 0 1 1 0 1 1 1 1 0 逻辑连接图 状态图 2、反馈置数法 例2： 分析下图所示电路将构成几进制计数器。74LS169是4位二进制（N=16）可逆计数器， 为同步置数端， 、 为计数控制端，M为加减控制端，M=1时为加法计数，M＝0时为减法计数。 为串行输出端。 0110 0111 1000 1001 1011 Q3Q2Q1Q0 ② ① ③ ⑥ ④ 1100