原码一位乘法器的设计..docVIP

第1章 总体设计方案 1.1 设计原理 原码一位乘乘法器中用三个寄存器X，Y和BFJ分别存放被乘数，乘数和部分积。乘法运算开始时， BFJ寄存器被清零，作为初始部分积。被乘数放在X寄存器中，乘数放在Y寄存器中。实现部分积和被乘数相加是通过X送加法器和Y送加法器，在加法器中完成的。加法器的输出经过移位电路向右移一位送入BFJ寄存器中。Y寄存器是用移位寄存器实现的，其最低位用作Y送加法器的控制命令。因为原码一位乘是通过乘数的最低位是1还是0来确定加数的，当乘数的最后一位为1的时候，部分积加上被乘数，当乘数的最后一位为0的时候，部分积加上0。加法器最低一位的值，在右移的过程中将被移入Y寄存器的最高数值位，这样就使积的低位部分被保存在Y寄存器中，最开始的乘数在逐位右移的过程中不断丢失，直到移位结束。乘法运算完成以后BFJ寄存器中保存的数值是乘积的高位部分， Y寄存器即乘数寄存器中保存乘积的低位部分。 1.2设计思路 实现原码一位乘乘法的逻辑框图如图1.2所示， BFJ存放部分积， X存放被乘数，Y存放乘数。 一个实现一位原码乘法运算的运算器可以由一个被乘数寄存器，一个乘数寄存器，一个部分积寄存器，一个加法器，一个计数器，二选一选择电路以及移位电路七个模块构成。顶层的乘法器模块采用原理图设计输入方式。 被乘数寄存器模块中X为被乘数输入端，LOAD为数据打入电平，CLK为输入脉冲，XOUT