时序逻辑设计实践第二部分摘要.pptVIP

制作：金燕华 第8章 时序逻辑设计实践(二) 8.5 移位寄存器（shift register） MSI移位寄存器 4位通用移位寄存器74x194 4位通用移位寄存器74x194 通用移位寄存器 移位寄存器计数器 环型计数器 扭环计数器（Johnson Counter） 自校正设计 利用通用寄存器74x194实现环形计数器 利用通用寄存器74x194实现扭环计数器 线性反馈移位寄存器（LFSR）计数器 串/并转换 顺序脉冲发生器 利用移位寄存器构成 —— 注意自校正（环形计数器 P530） 利用计数器和译码器构成 —— 注意“毛刺”（二进制计数器的状态译码 P513） 序列信号发生器 —— 用于产生一组特定的串行数字信号 例：设计一个 110100 序列信号发生器 利用触发器 利用计数器 利用移位寄存器 移位寄存器实现序列检测功能 8.6迭代与时序电路 同步设计中的其他问题 8.7 同步系统结构和设计方法 时钟偏移 同一个时钟信号在不同的时刻到达不同的器件 一个时钟信号的扇出系数不足以驱动所有输入端，有必要提供多个完全相同的时钟（P554图8-86） 使多个时钟信号的输出负载基本平衡 注意时钟信号的通路（P555 图8-87） 将CLOCK信号线布置为树形结构（图8-88） 第8章 作业 8.13、 8.15、 8.18 8.29、 8.32 、 8. 36 、 8. 39 8. 45 、8. 59 、 8. 61、 8. 64 用移位寄存器构成序列信号发生器 例：产生一个8位的序列信号1 0 1 1 1 0 0 0 Q2Q1Q0 0 0 0 0 0 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 0 1 0 0 D0 Q2 Q1Q0 0 1 00 01 11 10 D 0 1 1 0 1 0 0 1 D = Q2·Q1’·Q0 + Q2’·Q1 + Q2’·Q0’ CLK CLR S1 S0 LIN D QD C QC B QB A QA RIN 74x194 +5V CLOCK RESET_L Q0 Q1 Q2 Q3 用移位寄存器构成序列信号发生器 例：产生一个8位的序列信号1 0 1 1 1 0 0 0 Q2Q1Q0 0 0 0 0 0 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 0 1 0 0 D0 D = Q2·Q1’·Q0 + Q2’·Q1 + Q2’·Q0’ 组合逻辑 设计一个110串行序列检测电路， 利用移位寄存器实现 CLK CLR S1 S0 LIN D QD C QC B QB A QA RIN 74x194 +5V CLOCK RESET_L A Z B Z 当电路检测到 输入A 连续出现110 时， 输出Z为1 输入A 连续出现110， 且输入B为1 时， 输出Z为1。 PI CI CO PO CLK 寄存器 CLOCK PIj POj 串行比较器（P547）、串行加法器（P548） 空间与时间的折衷 8.8 同步设计中的障碍 竞争和冒险可以不考虑（P548） 时钟偏移（P553） 选通时钟：设计合理的时钟使能端（P557） 异步输入：利用好的同步器协调异步输入 同步系统 ? 分解 ? 模块结构 数据单元 + 控制单元 data unit control unit 寄存器、计数器、存储器 产生控制信号（状态机） （P558图8-94 、P561图8-96 、P565） 同步系统结构 命令 控制 控制 控制 数据输入 数据输出 输 入 输 出 数据单元 data unit 控制单元 control unit （状态机） 时钟 条件 命 令 控制 控制 控制 数据输入 数据 输出 输 入 输 出 数据单元 控制单元 （状态机） 时钟 条件 时钟 控制单元状态 数据单元输出 有效 数据单元控制输入 有效 数据单元条件 有效 控制单元激励输入 数据单元结果输入 * * 数字逻辑设计及应用 SSI型锁存器和触发器 MSI器件：计数器、移位寄存器 其它：文档、迭代、故障和亚稳定性 串行输入 serial input SERIN SEROUT 串行输出 serial output 串入串出移位寄存器 可以使一个信号延迟 n 个时钟周期之后再输出 串入并出移位寄存器结构 串入 serial-in SERIN 1