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design and clock constraints 例如：Set_clock_skew –uncertainty 0.5 CLK design and clock constraints Pre-layout时钟DC 命令介绍: 估计时钟树的延时和抖动，DC命令如下: create_clock –period 40 –waveform {0 20} CLK Set_clock_skew –delay 2.5 –uncertainty 0.5 CLK Set_clock_transition 0.2 CLK set_dont_touch_network CLK set_drive 0 CLK 考虑到layout后时钟网络的变化可若下设置时钟skew： set_clock_skew –delay 2.5 –minus_uncertainty 2.0 –plus_uncertainty 0.2 CLK –minus_uncertainty用于setup-time的计算， –plus_uncertainty 用于hole-time的计算. 一个cell的delay使根据input signal的斜率和output pin的电容负载决定，对于时钟信号，因为clock network的fanout 很大，从而造成clock network 末端门的时钟信号的clock transition time很慢，使DC计算的门延时失真。 design and clock constraints post-layout时钟DC命令介绍: 这个阶段，用户不需定义时钟的延时和抖动，他们由时钟树决定。 clock transition time也不需定义。如果layout 工具提供与DC的直接接口，则直接将包含有时钟树的网表回馈给DC,不需在script文件中对时钟的延时和抖动进行描述，如果layout 工具不能实现此功能，则需用户从layout 工具提取时钟的延时和抖动信息，描述命令同pre_layout.如果含有时钟树的网表能够移植到DC，则clock的命令描述如下： create_clock –period 40 –waveform {0 20} CLK set_clock_skew –propagated –minus_uncertainty 2.0 –plus_uncertainty 0.2 CLK set_dont_touch_network CLK set_drive 0 CLK 另外，很小的clock uncertainty定义的目的是考虑process的变化。 如果无法得到包含有时钟树的网表,只有SDF文件，则对原网表只需定义时钟，并将SDF 文件回馈给原网表，时钟的延时和抖动由SDF文件决定。 design and clock constraints 生成时钟DC命令介绍: 对于内部产生时钟的模块，如内部含有分频逻辑，DC不能模拟时钟产生模块创造一个时钟对象。如下图：DC创造时钟命令应用于顶层输入CLK，因clkB 继承自CLK，所以Block B的时钟来自CLK，对clkA,因CLK被clk_div 内部的寄存器隔离，不能传递给clkA，所以clkA 这个时钟对象应在clk _div的output port定义，命令如下： dc_shellcreate_clock –period 40 –waveform {0 20} CLK dc_shellcreate_clock –period 80 –waveform {0 40} find(port,”clk_div/clkA”) Clk_div clkB Block A Block B CLK clkA design and clock constraints 输入路径DC命令介绍: Set_input_delay:定义信号相对于时钟的到达时间。指一个信号，在时钟沿之后多少时间到达。 例如：set_input_delay –max 23.0 –clock CLK { dataout } set_input_delay –min 0.0 –clock CLK { dataout } design and clock constraints 输出路径DC命令介绍: Set_output_delay:定义从输出端口数据不可用开始距后一个时钟沿的时间：既时钟周期间去cell从上一个时钟沿开始的工作时间。 如：set_output_