31VerilogHDL设计方法概述资料.pptVIP

层次管理的基本概念 复杂数字逻辑电路和系统的层次化、结构化设计隐含着硬件设计方案的逐次分解。在设计过程中的任意层次，硬件至少有一种描述形式。硬件的描述特别是行为描述通常称为行为建模。 在集成电路设计的每一层次，硬件可以分为一些模块，该层次的硬件结构由这些模块的互连描述，该层次的硬件的行为由这些模块的行为描述。这些模块称为该层次的基本单元。而该层次的基本单元又由下一层次的基本单元互连而成。 * 具体模块的设计编译和仿真的过程 在不同的层次做具体模块的设计，所用的方法也有所不同，在高层次上往往编写一些行为级的模块，通过仿真加以验证，其主要目的是系统性能的总体考虑和各模块的指标分配，并非具体电路的实现。因而，综合及其以后的步骤往往不需进行。 而当设计的层次比较接近底层时行为描述，往往需要用电路逻辑来实现，这时的模块不仅需要通过仿真加以验证，还需进行综合、优化、布线和后仿真。 总之，具体电路是从底向上逐步实现的。 * HDL 设 计 流 程 图 * 小结 掌握HDL设计方法应从学习Verilog HDL设计方法开始。 由于TOP_DOWN的设计方法是首先从系统设计入手，从顶层进行功能划分和结构设计。系统的总体仿真是顶层进行功能划分的重要环节，这时的设计是与工艺无关的。 * 由于Verilog语言简洁、高效、易用、功能强大，因此，逐渐为众多设计者接受和喜爱。 后来，Veril