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实验3.7 时序逻辑电路设计.ppt
实验3.7 时序逻辑电路设计 数字电子技术实验 一、实验目的 1.掌握时序逻辑电路的设计方法。 试用JK触发器74LS76与逻辑门电路实现一个模8的计数器，要求 （1）当控制端K=“1”时，实现模8加法计数器； （2）当控制端K=“0”时，实现模8减法计数器。 二、实验任务 2.掌握利用集成触发器与逻辑门电路设计时序逻辑电路的基本方法 。 1. 计算机及仿真软件Multisim10。 三、实验设备 四、实验原理及步骤 74LS76引脚图 2. 74LS76数字集成芯片、逻辑门、译码显示器。 异步置“0”端： “0” , =“1”； Qn+1=“0”, 异步置“1”端： “0”, =“0”； 所以： 用来初始化的，使得Qn置“0”或置“1”； 初始化结束后，在正常工作时，将 决不允许 =“0” =“1” = = 74LS76JK触发器在CP下降沿时翻转 低电平有效 “1”时, “1”时, Qn+1=“1”, 1 0 1 0 K 计数 Qn 1 置“1” 1 1 置“0” 0 0 保持 Qn 0 特点 Qn+1 J CP 74LS76JK触发器功能表 =“1”时 = CP 在时序电路中任一时刻的稳态输出，不仅取决于当时的输入，还取决于电路原先的状态。 时序逻辑电路1的特点： 触发器与逻辑门实现时序逻辑电路的设计方法： 1.写出由控制端K控制实现模8加、减计数器的状态转换图。 0 0 0 0 0 0 000 001 010 011 111 110 101 100 0 0 1 1 1 1 1 1 1 1 举例： 2. 根据状态转换图确定触发器个数，并得出电路次态及输出卡诺图。 由于计数长度为8，而8≤23,所以共需3个触发器 由状态图可得触发器次态及输出卡诺图 101 110 100 011 011 100 010 001 111 000 110 101 001 010 000 111 0 0 0 1 1 1 1 0 00 11 01 10 KQ2n Q1n Q0n 3.分解为单变量卡诺图，得到状态方程。 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 Q0n+1卡诺图 0 0 0 1 1 1 1 0 00 11 01 10 KQ2n Q1n Q0n Q1n+1卡诺图 0 1 0 1 1 0 1 0 1 0 1 0 0 1 0 1 0 0 0 1 1 1 1 0 00 11 01 10 KQ2n Q1n Q0n Q2n+1卡诺图 1 1 1 0 0 1 0 0 1 0 1 1 0 0 0 1 0 0 0 1 1 1 1 0 00 11 01 10 KQ2n Q1n Q0n 4.将触发器特性方程与所求状态方程对比，得到驱动方程。 J0=K0=“1” 对于JK触发器 CP 得到驱动方程为
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