第8章 Verilog有限状态机设计祥解.pptVIP

* * * * * * * * * * 第8章 Verilog有限状态机设计 8.1 有限状态机 摩尔型（Moore）状态机 米里型（Mealy）状态机 用状态机设计模5计数器 module fsm(clk,clr,z,qout); input clk,clr; output reg z; output reg[2:0] qout; always @(posedge clk or posedge clr) //此过程定义状态转换 begin if(clr) qout=0; //异步复位 else case(qout) 3b000: qout=3b001; 3b001: qout=3b010; 3b010: qout=3b011; 3b011: qout=3b100; 3b100: qout=3b000; default: qout=3b000; /*default语句*/ endcase end always @(qout) /*此过程产生输出逻辑*/ begin case(qout) 3b100: z=1b1; default:z=1b0; endcase end endmodule （1）用三个过程描述：即现态（CS）、次态（NS）、输出逻辑（OL）各用一个always过程描述。 （2）双过程描述（CS+NS、OL双过程描述）：使用两个always过程来描述有限状态机，一个过程描述现态和次态时序逻辑（CS+NS）；另一个过程描述输出逻辑（OL）。 （3）双过程描述（CS、NS+OL双过程描述）：一个过程用来描述现态（CS）；另一个过程描述次态和输出逻辑（NS+OL）。 （4）单过程描述：在单过程描述方式中，将状态机的现态、次态和输出逻辑（CS+NS+OL）放在一个always过程中进行描述。 8.2 有限状态机的几种描述方式 “101”序列检测器的Verilog描述（三个过程） module fsm1_seq101(clk,clr,x,z); input clk,clr,x; output reg z; reg[1:0] state,next_state; parameter S0=2b00,S1=2b01,S2=2b11,S3=2b10; /*状态编码，采用格雷（Gray）编码方式*/ always @(posedge clk or posedge clr) /*该过程定义当前状态*/ begin if(clr) state=S0; //异步复位，s0为起始状态 else state=next_state; end always @(state or x) /*该过程定义次态*/ begin case (state) S0:begin if(x) next_state=S1; else next_state=S0; end S1:begin if(x) next_state=S1; else next_state=S2; end S2:begin if(x) next_state=S3; else next_state=S0; end S3:begin if(x) next_state=S1; else next_state=S2; end default: next_state=S0; /*default语句*/ endcase end always @(state) /*该过程产生输出逻辑*/ begin case(state) S3: z=1b1; default:z=1b0; endcase end endmodule “101”序列检测器的Verilog描述（三个过程） “101”序列检测器（单过程描述） module fsm4_seq101(clk,clr,x,z); input clk,clr,x; output reg z; reg[1:0] state; parameter S0=2b00,S1=2b01,S2=2b11,S3=2b10; /*状态编码，采用格雷（Gray）编码方式*/ always @(posedge clk or posedge clr) Begin if(clr) state=S0; //异步复位，s0为起始状态 else case(state) S0:begin if(x) begin state=S1; z=1b0;end else begin state=S0; z=1b0;end end S1:begin if(x)