第9讲存储器与状态机设计祥解.ppt

讲授：戴正科 EDA技术 讲授：戴正科 EDA技术 《 E D A 技 术》 课 程 教 学 讲授：戴正科 * 湖南文理学院电气与信息工程学院 第 九 讲 存储器与状态机设计 教学目的：使学生掌握存储器与状态机的设计方法。 教学重点：存储器与状态机逻辑电路设计（SRAM与A/D转换控制） 教学难点： A/D转换控制。 教学方法：讲授法、计算机辅助法。 课时计划：2学时 使用教材：EDA技术及应用．谭会生等．西安：西安电子科技大学出版社 主要参考文献: [1] 徐光辉等．CPLD/FPGA的开发和应用[M]．北京：电子工业出版社 [2] 侯伯亨等.VHDL硬件描述语言与数字逻辑电路设计[M].西安：西安电子科技大学出版社 [3] [4] 周立功等．SOPC嵌入式系统基础教程[M]．北京：北京航空航天大学出版社 课题：存储器与状态机设计 一、ROM的VHDL设计 二、SRAM的VHDL设计 三、FIFO的VHDL设计 四、状态机的VHDL设计 六、作业 五 、课堂小结 一、ROM的VHDL设计 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ROM4 IS PORT(EN:IN STD_LOGIC; ADDR:IN STD_LOGIC_VECTOR(7 DOWNTO 0); DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END ENTITY ROM4; ARCHITECTURE ART OF ROM4 IS BEGIN PROCESS(EN,ADDR) BEGIN IF EN=1 THEN CASE ADDR IS WHENDOUT= WHENDOUT= WHENDOUT= WHENDOUT= WHEN OTHERS=DOUT= END CASE; END IF; END PROCESS; END ARCHITECTURE ART; 二、SRAM的VHDL设计 --8x8位双口RAM LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY SRAM IS GENERIC(WIDTH:INTEGER:=8; DEPTH:INTEGER:=8; ADDER:INTEGER:=3); PORT(DATAIN:IN STD_LOGIC_VECTOR(WIDTH-1 DOWNTO 0); DATAOUT:OUT STD_LOGIC_VECTOR(WIDTH-1 DOWNTO 0); CLOCK:IN STD_LOGIC; WE,RE:IN STD_LOGIC; WADD:IN STD_LOGIC_VECTOR(ADDER-1 DOWNTO 0); RADD:IN STD_LOGIC_VECTOR(ADDER-1 DOWNTO 0)); END ENTITY SRAM; ARCHITECTURE ART OF SRAM IS TYPE MEM IS ARRAY(0 TO DEPTH-1) OF STD_LOGIC_VECTOR(WIDTH-1 DOWNTO 0); SIGNAL RAMTMP:MEM; BEGIN --写进程 PROCESS(CLOCK) BEGIN IF (CLOCKEVENT AND CLOCK=1) THEN IF(WE=1)THEN RAMTMP(CONV_INTEGER(WADD))=DATAIN; END IF; END IF; END PROCESS; --读进程 P