VLSI电路与系统CHAPPx课件.ppt

CHAPTRUE 4 PART 4 锁存器与触发器 —— 是大多数时序电路的基本构件 锁存器（Latch） 根据输入，直接改变其输出（无使能端） 有使能端时，在时钟信号的有效电平之内都可根据数据直接改变其输出状态 触发器（Flip-Flop，F/F） 只在时钟信号的有效边沿改变其输出状态 锁存器与触发器 *S-R锁存器 *具有使能端的S-R锁存器 D锁存器 边沿触发式D触发器 具有使能端的边沿触发式D触发器 扫描触发器(SCAN D-FF) 边沿触发式J-K触发器 T触发器 S-R锁存器的功能描述 S-R锁存器的动作特点 输入信号在全部有效电平内，都能直接改变锁存器的状态（直接置位－复位触发器） 输入端需遵守约束条件 抗干扰能力最低 当S=R=1，然后同时取消时 S和R端输入信号脉冲宽度过小 S和R端输入信号同时取反 具有使能端的S-R锁存器 D锁存器 D锁存器的功能描述 利用COMS传输门的D锁存器 利用COMS传输门的D锁存器 利用COMS传输门的D锁存器 触发器 只在时钟信号的边沿改变其输出状态 D触发器 触发器的应用 D触发器的定时参数 传播延迟（CLK?Q） 具有预置和清零端的正边沿D触发器 负边沿触发的D触发器 具有使能端的D触发器 动态参数 —— 保证触发器在工作时能可靠翻转 锁存器的动态参数 输入信号宽度：tW ≥ 2tpd 传输延迟时间： tPLH / tPHL 从输入信号到达，到触发器输出新态稳定建立 与非：tPLH = tpd 、tPHL = 2tpd 或非：tPLH = 2tpd 、tPHL = tpd 说明： tpd表示一个门的延迟时间 触发器的动态参数 建立时间 tset 输入信号应先于时钟信号到达的时间 保持时间 thold 时钟信号到达后，输入信号需要保持的时间 最高时钟频率 fmax 为保证触发器可靠翻转，时钟脉冲必须满足的参数 传输延迟时间 tpHL/tpLH 从时钟脉冲触发边沿算起，到触发器建立起新状态 总线保持电路 多位锁存器和寄存器 4位寄存器74x175 8位寄存器 计数器类电路 模（modulus）：循环中的状态个数 模m计数器（又称 m分频计数器） n位二进制计数器 同步二进制加法计数器 4位二进制计数器74x163 4位二进制计数器74x163 其它MSI计数器 74x160、74x162 1位十进制（BCD）加法计数器（异、同步清零） 其它MSI计数器 74x169 可逆计数器 二进制计数器状态的译码 移位寄存器（shift register） MSI移位寄存器 4位通用移位寄存器74x194 4位通用移位寄存器74x194 通用移位寄存器 移位寄存器计数器 移位寄存器型计数器 环型计数器 扭环计数器（Johnson Counter） 线性反馈移位寄存器（LFSR）计数器 串/并转换 总线设计问题 １．总线的含意 ２．总线的分类 ３．总线的工作规则 可编程器件设计问题 可编程器件的含义 　　传统的含义 　　现代的含义 传统可编程器件意义下的电路结构 现代可编程器件意义下的电路结构 扫描触发器 扫描触发器(SCAN D-FF)运用 D Q CK Q D Q CK Q D Q CK Q D Q CK Q CLK FF0 FF1 FF2 FF3 D0 = Qn-1’ 0000 1000 1100 1110 1111 0111 0011 0001 无效 有效的状态循环 LFSR计数器 有 2n-1 种有效状态 —— 最大长度序列发生器 反 馈 逻 辑 D Q CK Q D Q CK Q D Q CK Q D Q CK Q CLK FF0 FF1 FF2 FF3 移位寄存器型计数器的一般结构 利用反馈逻辑可以实现 模2～模16 的计数器 RESET_L CLOCK 线性反馈移位寄存器（LFSR）计数器 奇校验电路 全0态的下一状态？？ 反馈方程 LFSR计数器 有 2n-1 种有效状态 —— 最大长度序列发生器 伪随机序列 发生器 EN 猜谜游戏机 L1~L4 ERR G1~G4 CLOCK 使能输入随机产生 典型应用：产生逻辑电路的测试输入信号 用于检错及纠错码的编码和译码电路 LFSR计数器 源模块 Source module 目的模块 Destination module 控制 电路 控制 电路 并-串 转换器 串-并 转换器 并行 数据 并行 数据 串行数据 SYNC 同步脉冲 并串转换 CLK C