微机原理第04章解读.ppt

第4章 第4章：微处理器外部特性 教学重点 最小组态下的基本引脚 最小组态下的总线形成 最小组态下的总线时序 4.1 8088的引脚信号和总线形成 外部特性表现在其引脚信号上，学习时请特别关注以下几个方面： 4.1.1 8088的两种组态模式 两种组态构成两种不同规模的应用系统 最小组态模式 构成小规模的应用系统 8088本身提供所有的系统总线信号 最大组态模式 构成较大规模的应用系统 例如可以接入数值协处理器8087 8088和总线控制器8288共同形成系统总线信号 4.1.1 8088的两种组态模式（续） 两种组态利用MN/MX*引脚区别 MN/MX*接高电平为最小组态模式 MN/MX*接低电平为最大组态模式 两种组态下的内部操作并没有区别 IBM PC/XT采用最大组态 本课程以最小组态展开基本原理 8088的引脚图 4.1.2 最小组态的引脚信号 分类学习这40个引脚（总线）信号 数据和地址引脚 读写控制引脚 中断请求和响应引脚 总线请求和响应引脚 其它引脚 1. 数据和地址引脚 AD7 ~ AD0（Address/Data） 地址/数据分时复用引脚，双向、三态 在访问存储器或外设的总线操作周期中，这些引脚在第一个时钟周期输出存储器或I/O端口的低8位地址A7 ~ A0 其他时间用于传送8位数据D7 ~ D0 1. 数据和地址引脚（续1） A15 ~ A8（Address） 中间8位地址引脚，输出、三态 这些引脚在访问存储器或外设时，提供全部20位地址中的中间8位地址A15 ~ A8 1. 数据和地址引脚（续2） A19/S6 ~ A16/S3（Address/Status） 地址/状态分时复用引脚，输出、三态 这些引脚在访问存储器的第一个时钟周期输出高4位地址A19 ~ A16 在访问外设的第一个时钟周期全部输出低电平无效 其他时间输出状态信号S6 ~ S3 2. 读写控制引脚 ALE（Address Latch Enable） 地址锁存允许，输出、三态、高电平有效 ALE引脚高有效时，表示复用引脚：AD7 ~ AD0和A19/S6 ~ A16/S3正在传送地址信息 由于地址信息在这些复用引脚上出现的时间很短暂，所以系统可以利用ALE引脚将地址锁存起来 2. 读写控制引脚（续1） IO/M*（Input and Output/Memory） I/O或存储器访问，输出、三态 该引脚输出高电平时，表示CPU将访问I/O端口，这时地址总线A15 ~ A0提供16位I/O口地址 该引脚输出低电平时，表示CPU将访问存储器，这时地址总线A19 ~ A0提供20位存储器地址 2. 读写控制引脚（续2） WR*（Write） 写控制，输出、三态、低电平有效 有效时，表示CPU正在写出数据给存储器或I/O端口 RD*（Read） 读控制，输出、三态、低电平有效 有效时，表示CPU正在从存储器或I/O端口读入数据 2. 读写控制引脚（续3） 2. 读写控制引脚（续4） READY 存储器或I/O口就绪，输入、高电平有效 总线操作周期中，CPU会测试该引脚 如果测到高有效，CPU直接进入下一步 如果测到无效，CPU将插入等待周期 等待周期中仍然要监测READY信号，确定是否继续插入等待周期 2. 读写控制引脚（续5） DEN*（Data Enable） 数据允许，输出、三态、低电平有效 有效时，表示当前数据总线上正在传送数据，可利用他来控制对数据总线的驱动 DT/R*（Data Transmit/Receive） 数据发送/接收，输出、三态 该信号表明当前总线上数据的流向 高电平时数据自CPU输出（发送） 低电平时数据输入CPU（接收） 2. 读写控制引脚（续6） SS0*（System Status 0） 最小组态模式下的状态输出信号 它与IO/M*和DT/R*一道，通过编码指示CPU在最小组态下的8种工作状态： 1. 取指 5. 中断响应 2. 存储器读 6. I/O读 3. 存储器写 7. I/O写 4. 过渡状态 8. 暂停 3. 中断请求和响应引脚 INTR（Interrupt Request） 可屏蔽中断请求，输入、高电平有效 有效时，表示请求设备向CPU申请可屏蔽中断 该中断请求是否响应受控于IF（中断允许标志）、可以被屏蔽掉 3. 中断请求和响应引脚（续1） INTA*（Interrupt Acknowledge） 可屏蔽中断响应，输出、低电平有效 有效时，表示来自INTR引脚的中断请求已被CPU响应，CPU进入中断响应周期 3. 中断请求和响应引脚（续2） NMI（Non-Maskable Interrupt） 不可屏蔽中断请求，输入、上升沿有效 有