锁存器与触发器课件.pptVIP

5 锁存器和触发器 双稳态存储单元电路 概述 一、能用于记忆1位二进制信号的基本单元电路统称为触发器 二、分类 1. 按触发方式（电平，脉冲，边沿） 2. 按逻辑功能（RS, JK, D, T） 5.2 SR锁存器 SR是各种触发器的基本构成部分 一、电路结构与工作原理 工作波形 J K Qn+1 0 0 Qn 0 1 0 1 0 1 1 1 Qn JK触发器真值表 J K 触发器状态变化发生在时钟 脉冲的下降沿，次态决定于该时刻前瞬间输入的J K信号。 5.3 触发器的逻辑功能 　　画出触发器的工作波形 Q RD K CP SD J 5.3 触发器的逻辑功能 T触发器 T 特性方程 状态转换图 功能表 0 1 1 1 0 1 1 1 0 0 0 0 T 逻辑符号 5.3 触发器的逻辑功能 CMOS传输门(双向模拟开关) 1. CMOS传输门电路 电路 逻辑符号 υI / υO υo/ υI C 等效电路 2、CMOS传输门电路的工作原理 设TP:|VTP|=2V， TN:VTN=2 V?I的变化范围为－5V到+5V。 ?5V +5V ?5V到+5V ?GSN VTN, TN截止 ?GSP=5V ? (-5V到+5V)=(10到0)V 开关断开，不能转送信号 ?GSN= -5V ? (－5V到+5V)=(0到-10)V ?GSP0, TP截止 1）当c=0， c =1时 c=0=-5V， c =1=+5V C T P v O / v I v I / v O +5V – 5V T N C +5V ?5V ?GSP= ?5V ? (－3V~+5V) =?2V ~ ?10V ?GSN=5V ? (－5V~+3V)=(10~2)V b、?I=?3V~5V ?GSNVTN, TN导通 a、?I=?5V~3V TN导通，TP导通 ?GSP |VT|, TP导通 C、?I=?3V~3V 2）当c=1， c =0时 传输门组成的数据选择器 C=0 TG1导通, TG2断开 L=X TG2导通, TG1断开 L=Y C=1 传输门的应用 2. 传输门控 D 锁存器 E=0时 E=1时 (a) 电路结构 TG2导通， TG1断开 TG1导通， TG2断开 Q = D Q 不变 1 0 1 0 1 0 (b)工作原理 Q Q (b) 工作波形 2. 传输门控 D 锁存器 3. 锁存器的动态特性 保持时间tH :确保数据的可靠锁存的最少时间。 延迟时间tpLH:输出从低电平到高电平的延迟时间; 脉冲宽度tW :为保证D信号正确传送到Q和 建立时间tSU :表示D信号对E下降沿的最少时间提前量。 延迟时间tpHL:高电平到低电平的延迟时间。 三态与非门(TSL ) 当CS= 3.6V时 0 0 1 1 1 0 1 1 1 0 1 0 0 1 B A 输出端L 数据输入端 CS 三态与非门真值表 当CS= 0.2V时 高阻 × × 0 0 1 1 1 0 1 1 1 0 1 0 0 1 B A 输出端L 数据输入端 CS 高电平 使能 = = 高阻状态 与非逻辑 Z L AB L CS = 0 ____ CS =1 真值表 逻辑符号 A B CS L EN CMOS八D锁存器- 74HC/HCT373 OE =0 三态门使能,数据输出 LE=0 锁存器的状态不变 LE=1 锁存器的状态随Dn变化 OE =1 三态门为高阻态,数据 不能输出 4. 典型集成电路 传输门控 D 锁存器 传输门控 制 74HC/HCT373的功能表 高阻 × × × H 高阻 × × × H 锁存和禁止输出 H H H* L L L L L* L L 锁存和读锁存器 H H H H L L L L H L 使能和读锁存器（传送模式） Qn Dn LE 输 出 内部锁存器 状 态 输 入 工作模式 L*和H*表示门控电平LE由高变低之前瞬间Dn的逻辑电平。 5.3 触发器的电路结构和工作原理 1. 锁存器与触发器 锁存器在E的高(低)电平期间对信号敏感并更新状态 触发器在脉冲边沿(上升沿或下降沿)的作用下产生状态的刷新(触发) 主锁存器 5.3.1 主从触发器 TG1和TG4的工作状态相同 TG2和TG3的工作状态相同 传输门控 D 锁存器 从锁存器 逻辑符号 5.3 触发器的电路结构和工作原理 TG1导通，TG2断开——输入信号D 送入主锁存器。 TG