10常用组合逻辑模块(三).ppt

* 近年来，随着半导体技术的发展，数字电路已经从中小规模的集成电路血可编程逻辑器件转变，数字电路的设计手段也从传统的手工方式转变为以EDA工具作为设计平台的工作方式。硬件描述语言HDL就是设计人员基于EDA工具开发数字电路的语言。 verilog在工业界通用些，VHDL在大学较多。VHDL比较严谨，VerilogHDL格式要求松一些。 * 库、程序包是已经定义好的数据类型、子程序或元件信息，可以被不同实体共享。 实体和是VHDL的基本单元，对应于硬件电路中的某个基本模块。该模块可以是一个门，也可以是一个微处理器，甚至是整个系统。 进程是VHDL中使用最为频繁、应用最为广泛的内容，一个结构体可以包含一个或多个进程语句，即结构体中的各个进程语句是并行执行的，而进程内部的语句是顺序执行的。 配置相当于windows里的配置文件，指定在什么条件下使用什么样的设置或使用什么实体。 * ASIC专用集成电路 * * 一般来说，一个结构体可以包含一个或多个进程语句。进程语句属于并行语句，即结构体中的各个进程语句是并行执行的。而进程内部则是由顺序语句组成的，即组成进程的各个语句则是顺序执行的。 * 面在对组合逻辑电路的分析和设计中，只讨论了输入和输出在稳定状态下的逻辑关系，而未考虑信号在传输中的时延问题。实际上，由于信号在线路以及器件中传输与变换时所发生的时间延迟现象，使逻辑电路在信号变化的