湘潭大学第6章单周期CPU及其VerilogHDL实现资料.pptVIP

P C + a do Inst Mem 地址 4 0 1 2 3 Clock 指令 p4 pcsource ALU输入端b的2个数据源和寄存器堆输入端wn的2个数据源 Control Unit op rs we rna qa rnb wn d qb rt Regfile a aluc z ALU r b aluc wreg sa func 0 1 shift rt 0 1 regrt e sext imm 0 1 aluimm rd 4、寄存器堆的d输入端 以下面3条指令为例说明。 add rd,rs,rt ; rd--rs+rt lw rt,offset(rs) ; rt--mem(rs+offset) jal address ; r31--pc+4,pc--address2 这里主要看写入寄存器堆： 数据来源----ALU输出 or mem or pc+4 控制信号m2reg。 地址wn----rd,rt,r31(11111) 控制信号jal 实现 数据来源使用2个2选1的多路器从三个数据源中选出一个。多路选器的选择信号分别为m2reg和jal。 由于jal指令总是把返回地址写入r31(11111b)，因此在电路中增加了一个小模块f，该模块的功能如下： assign wn=reg_dest ｜ { 5{jal} } 电路图如下。 P C + a do Inst Mem 4 0 1 2 3 Clock p4 pcsource 寄存器堆输入端d的3个数据源 Control Unit op rs we rna qa rnb Regfile wn qb d rt aaluc z ALU r b aluc wreg sa func 0 1 shift rt 0 1 regrt e sext imm 0 1 aluimm rd f 0 1 jal we a do Data Mem di wmem 0 1 m2reg alu_b alu_a result nextpc pcplus4 npc link reg_wn 5.3.2 单周期CPU总体电路 综合以上讨论的各种情况，可以得到如下图所示的单周期CPU的总体电路。 该电路必须能够执行前面列出的20条指令。 P C + a do Inst Mem 4 0 1 2 3 Clock p4 pcsource 单周期CPU+指令存储器+数据存储器的总体电路 Control Unit op rs we rna qa rnb Regfile wn qb d rt aaluc z ALU r b aluc wreg sa func 0 1 shift rt 0 1 regrt e sext imm 0 1 aluimm rd f 0 1 jal z addr + we a do Data Mem di wmem 0 1 m2reg pcplus4 br_adr reg_wn link alu_a alu_b nextpc result npc offset jpc 从概念上讲，CPU并不包括存储器。如果将指令存储器和数据存储器抽出来，并把CPU部分用一个器件符号表示，则可得到下图所示的结构。 最好称为单周期计算机(sc,Single cycle)。 inclk outclk addr[31:0] datain[31:0] we dataout[31:0] a[31:0] inst[31:0] inst[31:0] pc[31:0] mem[31:0] alu[31:0] resetn data[31:0] wmem sccpu_dataflow scinstmem scdatamem clock resetn mem_clk pc[31:0] inst[31:0] alu[31:0] 单周期CPU+指令存储器+数据存储器的模块图 5.3.3 单周期CPU的Ve