SOPC第八章资料.ppt

8.5.1 功能模型 交付的模型 芯片交付时所要进行的sign-off验证就需要一个硬核的sign-off模型。这个sign-off模型可以反映模块完整、详细的功能，同时具有详细准确的时序。 大多数硬核设计团队使用设计的门级网表作为sign-off模型。 与同步时序模型的区别：1.具有额外的时序信息 2.功能上也有区别，sign-off模型必须包含测试结构信息，一般就是扫描链。 8.5.1 功能模型 仿真加速模型： 功能模型的一个特点就是仿真速度缓慢，解决这一问题的办法就是使用仿真加速器 仿真加速需要将模块的模型编译成门级网表的形式。 提供模块的网表的方法：将模块进行面向面积约束的单独综合，不添加时序约束。这样会为仿真加速器提供一个没有达到模块性能指标的网表。 8.5.1 功能模型 硬件建模模型：硬件建模模型提供了另外一种基于保密的功能模型的方法。 硬件建模系统：提供芯片与软件仿真环境的仿真接口。在实际应用上，就是将芯片安装到硬件建模器上，芯片可以被软件仿真器的激励驱动。同样，芯片的输出可以返回到软件仿真器，从而大大提高仿真速度。 8.5.1 功能模型 所有这些例子中，重要的是芯片能够正确表现模块的功能。比如对于微处理器来说，为了节省管脚数目，数据端口都是双向的，但是对于模块来说很可能只使用单项就足够了。因此这种方法很难用硬件建模器或者仿真加速器来控制和验证系统。 8.5.2 时序模型 此图为建立硬核静态时序模型的开发流程 首先将SDF时序文件对模块的 门级王彪进行反标，然后用 静态时序工具从中提取针对 模块的黑盒子时序模型。 模型包含：输入信号的建立 保持时间、输入管脚的负载， 以及输出信号的延迟时间。 此模型以标准库格式交付。 8.5.2 时序模型 建立时序模型的关键问题：需要提供有用和正确的时钟插入延迟信息。 两种时序模型的创建：1.有插入延迟的 2.没有插入延迟的。 硬核提供者应该在用户手册中对时序模型的使用进行详细说明。 若对模块时钟插入延迟处理不当，会导致整个芯片时序分析的失败。 8.5.3 功耗模型 萌芽阶段 准确的功耗建模需要用具有代表性的测试向量对网表进行测试才能够得到。 测试向量与应用程序相关联，因此对于功耗分析来说只有功耗模型远远不够。 目前功耗只是一个大概的估计值，一般以mW/MHz为单位。 这个功耗估计值的一个假设是在每一个时钟沿整个设计中有10%的门在同时翻转。 8.5.4 测试模型 测试模型包含了有关可测试性和测试结构的相关信息： 时钟和同步信号 扫描端口 扫描链 测试模式定义 测试模型体现所有的测试模式： 正常模式：正常功能 内部扫描模式：这种模式用来对内部扫 8.5.4 测试模型 描链测试进行使能。 内部测试模式：这种模式对模块内部的接口逻辑进行测试。接口逻辑就是模块管脚和相邻最近的寄存器之间的逻辑，一般情况下，内部扫描不会测试到接口逻辑。 外部测试模式：测试模块外部的接口逻辑 安全模式：将模块处于安全模式。在这种模式下，输出保持定值，忽略所有输入，所有内部状态保持不变。因此，模块对外部的扫描链没有任何作用。 8.5.4 测试模型 创建可测试模块的其他步骤： 用测试容器对模块进行封装 对封装好的模块进行多模式DRC检查 对封装好的模块产生对应的CTL描述 对封装好的模块产生测试向量 8.5.5 物理模型 硬核物理模型的形式取决于设计者对硬核的物理设计完成在什么阶段。 两种模式： 1.典型的ASIC设计流程，芯片设计只做预布局，物理设计的其他部分由ASIC厂家完成。 2.芯片设计者需要完成除了生成硬核GDSII网表之外芯片其他部分的所有物理设计。芯片设计者把硬核看做一个黑盒子，然后将芯片其他部分的GDSII网表交给ASIC厂家，由厂家集成硬核。 8.5.4 测试模型 3.半导体公司的设计者一般会得到硬核的所有 资料，之后就会负责完成整个芯片的物理设计，包括集成硬核。 *** 硬核设计者可以从硬核最后的布局布线结果中提取出布线阻塞信息、管脚位置以及硬核管脚所在的金属层。所有这些信息都包括在LEF文件格式中，LEF文件可以在预布局中调入使用。 8.6 硬核的移植 对于由综合产生的硬核来说，移植的方法非常简单。设计者只要重新对新的工艺库综合，重新进行物理设计和时序模型产生即可。如果设计者保存了上一次设计的所有设计脚本文件，并且如果这些脚本文件与工艺无关，那么整个移植过程将非常迅速。 对于硬核中那些全定值模块