通信报告-汉明码编译码.docVIP

自主设计实验二.汉明码编译码 121180165 赵博睿 实验原理 汉明码是差错控制编码的一种，是一种线性分组码，可以纠一位错，利用监督位和信息位的线性方程关系实现监督。满足n=k+r，n=2^r-1的关系，本次实验采用的是（7,4）汉明码。 设计思路 本次实验可以分为6个模块：m序列产生模块、汉明编码模块、编码输出模块、信道加错模块、接收译码模块、译码输出模块。 m序列产生模块：上次实验做过，因此不赘述设计思路； 汉明码编码模块：需要将m序列缓冲到一个寄存器中进行汉明编码，编码方法由生成矩阵G决定，需要将编码数据放入到另一个寄存器中。 编码输出模块：将寄存器中编好的数据输出，需要另一个寄存器进行并行存储到串行输出的转换，并且需要一个同步计数器跟踪串行输出的首位。 信道加错模块：需要一个计数器来进行固定频率的加错，需要一个寄存器进行汉明码串行输出到并行存储的转换。 译码输出模块：将加错后的汉明码进行纠错译码并且输出，需要一个同步信号查找首位，需要一个寄存器进行译码，需要一个寄存器进行译码后数据并行存储到串行输出的转换。 从技术层面来讲，需要三种技术：同步技术、串/并行转换技术、编译码技术。 Verilog代码 module hanmingma(clk,mout,hout,tout); input clk;//晶振clk信号// output reg mout;//m序列输出// output reg hout;//汉明码输出// reg mclk;//m序列clk// reg hclk;//汉明码clk// reg [3:0] mreg;//m序列寄存器// reg [6:0] hreg;//用来汉明码编码的汉明码寄存器// reg [6:0] hreg2;//用来输出的汉明码寄存器// reg [6:0] rereg;//接收端汉明码寄存器// reg [3:0] m;//m序列产生寄存器// reg [7:0] count1;//mclk计数器// reg [7:0] count2;//hclk计数器// reg [1:0] mcount;//m序列同步计数器// reg [2:0] hcount;//汉明码同步计数器// reg [6:0] ecount;//加错计数器// reg [3:0] rem;//用来译码的译码m序列寄存器// output reg tout;//译码输出// reg [3:0 ]rem2;//用来输出的译码m序列寄存器// reg[2:0] tcount;//译码输出同步计数器// reg [2:0] a1;//接收端同步寄存器1// reg[2:0] a2;//接收端同步寄存器2// reg [3:0] acount;//接收端同步计数器// always @(posedge clk) begin if(count1==223)//分频产生32khz时钟信号mclk// begin mclk=~mclk; count1=0; end else count1=count1+1; if(count2==127)//分频产生56khz的时钟信号hclk// begin hclk=~hclk; count2=0; end else count2=count2+1; end always @(posedge mclk)//产生m序列并且输出到mout// begin if(m==0) m=1; else begin m[0]=m[0]^m[3]; m[1]=m[0]; m[2]=m[1]; m[3]=m[2]; mout=m[3]; end end always @(posedge mclk)//将mout输入到mreg寄存器中并且计数，每当存入4个数据时进行汉明码编码并存储到hreg寄存器中，并且重新开始计数// begin mreg[3:1]=mreg[2:0]; mreg[0]=mout; if(mcount==2) begin hreg[6:3]=mreg[3:0]; hreg[2]=mreg[3]^mreg[2]^mreg[1]; hreg[1]=mreg[1]^mreg[2]^mreg[0]; hreg[0]=mreg[3]^mreg[0]^mreg[2]; mcount=mcount+1; end else mcount=mcount+1; end always @(posedge hclk)//将hreg中的汉明码存入hreg2中用以输出，hreg2中的最高位输出到hout并且进行移位，同时进行计数，输出7个数据之后重新将hreg中的数据存入hreg2中并且重复上述输出过程// begin hout=hreg2[6]; hreg2[6:1]=hreg2[5:0]; if(hco