数字逻辑实验报告6.docVIP

实验六 触发器的仿真 用逻辑图和VHDL语言设计D锁存器边沿D触发器边沿JK触发器 二、实验内容 1．用逻辑图和VHDL语言设计D锁存器，并进行仿真与分析2．参看Quartus中器件7474（边沿D触发器）的逻辑功能用VHDL语言设计边沿触发式D触发器，并进行仿真与分析。 3．参看Quartus中器件7476（边沿JK触发器）的逻辑功能用VHDL语言设计边沿触发式JK触发器，并进行仿真与分析。 D锁存器（D Latch） 逻辑功能表EN D Q QN 1 0 0 1 1 1 1 0 0 × 保持Q 保持QN ．边沿式D触发器（Positive-Edge-Triggered D Flip-Flops with Preset , Clear and Complementary Outputs） 逻辑框图 逻辑功能表INPUTs OUTPUTs PR CLR CLK D Q QN 0 1 × × 1 0 1 0 × × 0 1 0 0 × × 1(失效) 1(失效) 1 1 ↑ 1 1 0 1 1 ↑ 0 0 1 1 1 0 × 保持Q 保持QN 注：↑= Positive-going Transition (3)边沿式JK触发器 逻辑框图 逻辑功能表INPUTs OUTPUTs PR CLR CLK J K Q QN 0 1 × × × 1 0 1 0 × × × 0 1 0 0 × × × 1(失效) 1(失效) 1 1 ↓ 0 0 保持Q 保持QN 1 1 ↓ 1 0 1 0 1 1 ↓ 0 1 0 1 1 1 ↓ 1 1 Toggle（翻转） 1 1 1 × × 保持Q 保持QN 注：↓= Transition from high to low level 四、实验方法与步骤 实验方法： 采用基于FPGA进行数字逻辑电路设计的方法。 采用的软件工具是QuartusII软件仿真平台，采用的硬件平台是Altera EPF10K20TI144_4的FPGA试验箱。 （1）D锁存器（D Latch）library ieee; use ieee.std_logic_1164.all; entity D_Latch is port( en:in std_logic; d:in std_logic; q:out std_logic; qn:out std_logic); end D_Latch; architecture bhv of D_Latch is begin process(en,d) begin if(en=1) then if(d=1)then q=1; qn=0; else q=0; qn=1; end if; end if; end process; end bhv; 2. 建立波形文件。（1）点击File中得New建立一个波形文件。（2）点击“Edit”中“insert”的“insert nodes and bus_”,进入界面1，单击“Node Finder”,进入界面2，在“Filter”下拉列表中选择“Pins all”,点击“list”，“Nodes Found”框格中出现节点，双击节点选中节点，使节点名出现在选中的节点框格“Selected Nodes”中.点击“OK”返回界面1,再点击“OK”完成节点选择。（3）点击“Edit”中“end time”,出现界面3，将时间设定为2.0 us.（4）点击“Edit”中“grid size”,出现界面4，将网格大小设定为100ns. 界面1 界面2 界面3 界面4 (5)选中节点，将其上下移动，调整顺序为：en,d,q,qn;(6)点击节点en,，使其成为高亮状态，点击左侧栏中的，进入界面5，将开始值“start value”设为’0’，点击“timing”,将开始时间“start time”设为0，结束时间“end time”设为2.0us,每个值的时间长度（半周期）“count every”设定为220ns,值“Muliplied by”为“1”。点击“确定”输入信号激励。(7)同理将节点d设为周期为120ns，其他为默认值